「DMA controller」を含む例文一覧(428)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- The controller is arranged such that the resetting of the transfer information is omitted by holding multiple sets of transfer information in the DMA in each setting register 1, 2, 3, and repeatedly referring thereto, and multiple kinds of DMA transfers are serially successively performed whenever a transfer request signal is generated or by one time transfer request.
この発明は、ＤＭＡの複数組の転送情報を各設定レジスタ１，２，３に保持し、それらを繰り返し参照することで、転送情報の再設定を省略し、転送要求信号が発生する毎に、あるいは１回の転送要求で、複数種のＤＭＡ転送をシリアルに連続して実行するするように構成される。 - 特許庁 - The color image processor 100 comprises a first DMA controller 106 for transferring a predetermined amount of image data for each prescribed unit, a compression coder 114 for applying compression coding to the image data, a third storage 118 for storing the data compression-coded by the coder 114, and a second DMA controller 116 for transferring the compression-coded data from the coder 114 to the storage 118.
カラー画像処理装置１００は、所定量の画像データを所定単位毎に転送する第１のＤＭＡコントローラ１０６と、画像データを圧縮符号化する圧縮符号化部１１４と、圧縮符号化部１１４により圧縮符号化されたデータを記憶する第３の記憶部１１８と、圧縮符号化されたデータを圧縮符号化部１１４から第３の記憶部１１８に転送する第２のＤＭＡコントローラ１１６を含む。 - 特許庁 - When the arbiter circuit 3 performs the arbitration operation of the DMA source 6 to continue DMA processing after the data access signal outputted from the SDRAM controller 4 to the arbiter circuit 3 is not effective any more, an access end signal (BSTEND) is outputted at the end of the data access to the SDRAM 5, and then the SDRAM controller 4 detects the access end signal (BSTEND) and starts next arbitration and selection.
ＳＤＲＡＭコントローラ４からアービタ回路３に出力されるデータアクセス信号が有効でなくなった後、アービタ回路３がＤＭＡ源６のアービトレーション動作を行ってＤＭＡ処理を続行する際、ＳＤＲＡＭコントローラ４は、ＳＤＲＡＭ５へのデータアクセスの終了時にアクセス終了信号（ＢＳＴＥＮＤ）を出力すると、アービタ回路３は、このアクセス終了信号（ＢＳＴＥＮＤ）を検知して、次の調停および選択を開始する。 - 特許庁 - To provide a DMA controller and a method thereof, which can be easily applied to right and left scanning and double-sided printing only by parameter setting for bit map data of ring buffer specification stored in a forward direction.
順方向に格納されたリングバッファ仕様のビットマップデータに対して、パラメータ設定のみで左右スキャン及び表裏面印刷の何れの場合にも簡易に対応することができるＤＭＡ制御装置及びその方法を提供する。 - 特許庁 - When the error of the transmission data occurs, the transmission circuit 24 transmits a retransmission demand signal 28A or 28B capable of specifying the transmission buffer used for transferring the frame of the transmission data causing error to the DMA controller 16.
送信回路２４は、送信データのエラーが発生した場合に、該エラーが発生した送信データのフレームの転送に用いた送信バッファが特定できる再送要求信号２８Ａ又は２８ＢをＤＭＡコントローラ１６に送信する。 - 特許庁 - To provide a device/method for transferring data capable of realizing data transfer while controlling a data transfer rate by using a DMA controller in a system for transferring data by using a bus shared by plural devices.
複数の装置によって共有されるバスを用いてデータ転送を行うシステムにおいて、ＤＭＡコントローラを用いてデータ転送レートを制御しながらデータ転送を実現できるデータ転送装置及びその転送方法を提供する。 - 特許庁 - To provide a communication control circuit which receives data having the frame structure of an HDLC procedure, transfers it by a DMA system and can take out a status and to provide a communication controller, a microcomputer, and an electronic apparatus.
ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、ステータスを取り出し可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供すること。 - 特許庁 - In the requirement of the burst access from the DMA to the system memory 20, the memory controller 11 conducts the access to the bank 1 of the system memory 20 by the burst length 4, or an access to a bank 2 of the system memory 20 by a burst length 8.
一方、ＤＭＡからシステムメモリ２０へのバーストアクセスの要求であれば、メモリ制御装置１１は、システムメモリ２０のバンク１に対してバースト長４でアクセスし、或いは、システムメモリ２０のバンク２に対してバースト長８でアクセスする。 - 特許庁 - The DMA sets contents of the third descriptor constituting the second descriptor to the register set with a head of the first descriptor as a starting point, reads and transfers data between the system memory and the host controller in accordance with contents of the fourth descriptor.
ＤＭＡは、第１ディスクリプタの先頭を起点として第２ディスクリプタを構成する第３ディスクリプタの内容をレジスタセットに設定し、第４ディスクリプタの内容に従ってシステムメモリとホストコントローラ間のデータを読み込み転送する。 - 特許庁 - The DMA controller 15 reads the heading 4 bytes of the TS packet disposed in the buffer of the memory 16 and following 184 bytes of '0' remaining by the TS packet size and outputs them to the HSD output 102.
ＤＭＡ制御部１５は内蔵メモリ１６のバッファに配置されているＴＳパケットの先頭４バイト及び引き続きＴＳパケット・サイズ分残りである１８４バイト分の“０”を読込み、ＨＳＤ出力１０２へ出力する。 - 特許庁 - The image data for one frame stored in the VRAM 4a, when it is DMA-transferred to the external I/F part 20, is transferred to the PC 200 side through a USB port 22 by a USB controller 21 in the external I/F part 20.
ＶＲＡＭ４ａに記憶された１フレーム分の画像データは、外部Ｉ／Ｆ部２０にＤＭＡ転送されると、外部Ｉ／Ｆ部２０内のＵＳＢコントローラ２１により、ＵＳＢポート２２を通じて、ＰＣ２００側に転送される。 - 特許庁 - To provide a DMA controller by which access to a shared bus by a CPU is secured by detecting an operating state of a device and changing the contents of mediation control of a bus according to its detected result.
デバイスの動作状況を検出し、その検出結果に応じてバス調停制御の内容を変更することにより、ＣＰＵによる共有バスへのアクセスを確保することができるＤＭＡ制御装置を提供すること。 - 特許庁 - When a CPU 1 has a runaway and the supply of an access signal (a) is stopped to a WDT 6, a DMA controller 7 separates the CPU 1 from a CPU bus 9 via a gate circuit 5 and then sends the data to a flash memory 4 from a RAM 3.
ＣＰＵ１が暴走し、ＷＤＴ６へのアクセス信号ａが止まると、ＤＭＡコントローラ７はゲート回路５にてＣＰＵ１をＣＰＵバス９から切り離した後、ＲＡＭ３のデータをフラッシュメモリー４に伝送する。 - 特許庁 - In the case of transmission, the DMA controller 10 transfers the data stored by the memory 8 through a bus 6 to the memory 7, and when the CPU 3 applies predetermined processing to the transferred data stored in the memory 7, the communication controller 2 transmits the data stored in the memory 7 to which the predetermined processing has been already applied.
送信時に、ＤＭＡコントローラ１０がメモリ８に記憶保持されたデータをメモリ７にバス６を介して転送し、ＣＰＵ３がメモリ７に記憶保持された転送されたデータに所定処理を施しているときに、通信コントローラ２はメモリ７に記憶保持された該所定処理が既に施されたデータを送信する。 - 特許庁 - The image forming device includes a reading unit of a color image, and a controller equipped with a printing unit.When a specified pattern is recognized by the reading unit, the controller generates substituted data to the printing unit so that plane DMA data with a special pattern are substituted and printed.
カラー画像の読み取り部と、印刷部とを備えたコントローラを有する画像形成装置において、前記読み取り部が特定のパターンを認識すると、前記コントローラは、前記特定のパターンのプレーンのＤＭＡデータをすり替えて印刷するよう前記印刷部にすり替えたデータを出力する事を特徴とする。 - 特許庁 - Data transferred to a DMA transfer relay device are temporarily stored in a storage means of the same capacity as a cache line size of a CPU, a signal (status data or the like outputted by a DMA controller) related to the data or the data transfer processing is detected, and the temporarily stored data are transferred to a prescribed data storage part on the basis of the detected signal.
ＤＭＡ転送中継装置に転送されたデータをＣＰＵのキャッシュラインサイズと同容量の記憶手段に一時的に記憶させ，上記データ或いはデータ転送処理に関連する信号（ＤＭＡコントローラが出力するステータスデータ等）を検出し，検出された信号に基づいて上記一時的に記憶されたデータを所定のデータ記憶部に転送する。 - 特許庁 - To provide a game machine capable of DMA transfer from a display control processor side to a VDP side while evading the missing of a display command outputted from a main controller at a timing unrelated to moving image display under execution.
実施中の動画像表示とは無関係なタイミングで主制御装置から出力される表示コマンドの取りこぼしを回避しつつ、表示制御プロセッサ側からＶＤＰ側へのＤＭＡ転送を実現することができる遊技機を提供する。 - 特許庁 - The DMA controller 111 converts the ID of the module 101 into an address on a bus 109 based on a preliminarily stored address conversion table, and reads the data of the address, and writes the network address of the ID of a module 103.
ＤＭＡコントローラ１１１は、あらかじめ記憶しておいたアドレス変換テーブルに基づいて、モジュール１０１のＩＤをバス１０９上のアドレスに変換し、このアドレスのデータを読み出して、モジュール１０３のＩＤのネットワーク・アドレスに書き込む。 - 特許庁 - A microcomputer 40 in which a single DMA controller 37 is used in common between two processor elements (PE) 1 and 2 includes a register 41 storing an assignment table representing which storage area among storage areas is assigned to a certain PE.
１つのＤＭＡコントローラ３７が２つのプロセッサエレメント（ＰＥ）１，２に共用されるマイコン４０には、記憶領域のうち、どの記憶領域がどのＰＥに割り当てられているかを示す割当テーブルを記憶するレジスタ４１が設けられている。 - 特許庁 - A DMA timing control circuit 108 outputs an address issue enable signal AVARID in response to requests REQ1 to 3 from respective channels 121 to 123 and allows a memory controller 130 to issue addresses to a DRAM 131 and an SRAM 132.
ＤＭＡタイミング制御回路１０８は、各チャンネル１２１〜１２３からのリクエストＲＥＱ１〜３に応じてアドレス発行許可信号ＡＶＡＲＩＤを出力してメモリ・コントローラ１３０にＤＲＡＭ１３１およびＳＲＡＭ１３２へのアドレス発行を許可する。 - 特許庁 - To provide a circuit group control system including a control mechanism for performing the control to increase an operation rate of each circuit when the processing corresponding to a plurality of sequences of commands received from a master processor is performed on the circuits such as a slave processor and a DMA controller.
マスタプロセッサから受け取った複数のコマンド列に対応する処理をスレーブプロセッサ、ＤＭＡコントローラ等の回路に行わせる際に、各回路の稼働率を上げるための制御を行う制御機構を含む回路群制御システムを提供する。 - 特許庁 - A transfer control unit 4a sets a flag to indicate that the data of the odd-number bytes is transferred, and controls the transfer of only the data of the lower byte (511 byte) out of the two-byte data input from the DMA controller 5 to the peripheral equipment.
転送制御部４ａは、予め奇数バイトのデータを転送することを示すフラグが設定されており、ＤＭＡコントローラ５から入力された２バイトのデータのうち、下位バイト（５１１バイト）のデータのみを周辺機器に転送する制御を行う。 - 特許庁 - To provide a DAM transfer controller which is capable of reducing the number of times of data transfer to shorten the transfer time without being affected by a byte alignment position from any address when transferring data of an arbitrary byte size by DMA transfer.
ＤＭＡ転送により任意のバイトサイズのデータを転送する際に、どのアドレスからもバイトアライン位置に影響されることなく、データ転送回数を少なくして転送時間を短縮することができるＤＭＡ転送制御装置を提供する。 - 特許庁 - When a frequency of transfer to the memory from the input buffer reaches the specified value, The DMA controller generates an interrupt signal 1 indicative of the fact, and generates an interrupt signal 3 indicative of the completion of reception at time of elapsing specified time from transfer.
ＤＭＡコントローラは、入力バッファからメモリへの転送回数が所定値に達したときに、その旨を示す割り込み信号(1)を発生し、また、転送から所定時間が経過した時点で、受信の終了を示す割り込み信号(3)を発生する。 - 特許庁 - Then a status signal from a low-order processor is received and a DMA controller having a large capacity of transfer data memory executes the compression and development of transfer data, a programmable load distribution and the load distribution in accordance with the working situation of the low-order processor.
そこでは、下位プロセッサからのｓｔａｔｕｓ信号を受け、大容量の転送データ用メモリを持つＤＭＡコントローラによって、転送データの圧縮・展開、プログラマブルな負荷分散、下位のプロセッサの稼働状況に応じた負荷分散が行われる。 - 特許庁 - When the number of reproduction retry times reaches a prescribed reference value in a continuous reproduction mode, a controller 5 detects a sector which a head part 3 accesses to be a candidate defect sector and writes data in the DMA of a magneto-optical disk 100.
連続再生モードにおいて、再生リトライの回数が予め設定された基準値に達した場合に、コントローラ５が、ヘッド部３がアクセスしているセクタを欠陥候補セクタとして検出し、光磁気ディスク１００のＤＭＡに書き込む処理を行う。 - 特許庁 - When an acknowledgement signal 271 exists while a burst request signal 272 is being asserted, a DMA controller 280' continuously transfers a prescribed kind of data in a FIFO memory 290 to the input/output device concerning the one acknowledgement signal.
バースト要求信号２７２がアサートされているときに、アクノリッジ信号２７１があると、その１つのアクノリッジ信号に対して、ＤＭＡコントローラ２８０’は、ＦＩＦＯメモリ２９０内の所定数のデータは連続してその入出力装置に転送する。 - 特許庁 - The reading frequency of image data from the DRAM 12 to a DMA controller 20 is reduced, compared with the case where image data of the quantity to be transferred to a single buffer RAM is read from the DRAM 12, and the plus duty factor of the memory and bus line can be reduced.
常に単一のバッファＲＡＭに転送すべき量の画像データをＤＲＡＭ１２から読み出す場合に比較して、ＤＲＡＭ１２からＤＭＡコントローラ２０への画像データの読出回数が削減され、メモリ及びバスラインの占有率が低くなる。 - 特許庁 - A DMA (direct memory access) controller for controlling data transfer in a microprocessor system including a cache function includes a transfer control means for performing transfer control based on the alignment information of a cache line size, so that loads for calculating a consistency cancel area by CPU calculation processing in order to hold the consistency of the cache memory and the memory device during DMA transfer can be eliminated.
キャッシュ機能を備えたマイクロプロセッサシステムにおけるデータ転送を制御するＤＭＡ（Direct Memory Access）コントローラであって、キャッシュラインサイズのアラインメント情報に基づく転送制御を行う転送制御手段を有するようにして、ＤＭＡ転送時、キャッシュメモリとメモリ装置との一貫性を保つために、一貫性棄権領域をＣＰＵによる計算処理によって算出する負荷を無くすことができるようにする。 - 特許庁 - The semiconductor integrated circuit device comprises a CPU 10, a first memory 30 having compressed data, a second memory 20 to which decompressed data of the compressed data is transferred, and a decompression controller 15 for decompressing the compressed data to generate the decompressed data, and the DMA controller 40 for transferring the decompressed data to the second memory without through the CPU.
半導体集積回路装置は、ＣＰＵ１０と、圧縮データを有する第１のメモリ３０と、圧縮データの解凍データが転送される第２のメモリ２０と、圧縮データを解凍して解凍データを生成する解凍コントローラ５１を備え、解凍データを第２のメモリへＣＰＵを介さずに転送するＤＭＡコントローラ４０とを具備する。 - 特許庁 - To provide a game machine which can achieve a DMA transfer to the side of a VDP from the side of a display control processor while avoiding the accidental missing of a display command output from the main controller at a timing unrelated to the display of moving images being implemented.
実施中の動画像表示とは無関係なタイミングで主制御装置から出力される表示コマンドの取りこぼしを回避しつつ、表示制御プロセッサ側からＶＤＰ側へのＤＭＡ転送を実現することができる遊技機を提供する。 - 特許庁 - The resolution conversion processing part 21 applies interpolation processing according to a bilinear method to input image data to generate the pixel data of three-times magnified image data at a maximum, and outputs the pixel data to respective logic circuits LC0-LC2 of the RPU/DMA channel controller 22.
解像度変換処理部２１は、入力画像データに対してバイリニア法による補間処理を行って最大３倍の拡大画像データの画素データを生成し、ＲＰＵ・ＤＭＡチャンネルコントローラ２２の各論理回路ＬＣ０ないしＬＣ２に出力する。 - 特許庁 - As for the transfer destination 3, a data sorting part 33 sequentially sorts the data transmitted from the DMA controller 2 to a FIFO 31 and a FIFO 32, and a writing control part 34 controls writing of the sorted data to the FIFO 31 and the FIFO 32.
転送先３は、データ振り分け部３３が、ＤＭＡコントローラ２から送出されたデータをＦＩＦＯ３１とＦＩＦＯ３２へ順次振り分け、書き込み制御部３４が、振り分けられたデータのＦＩＦＯ３１およびＦＩＦＯ３２への書き込みを制御する。 - 特許庁 - This architecture is composed of 8 multiplication accumulation hardware units, which are connected in parallel and have their paths selected and depends upon a DMA controller 120 to retrieve and write back data from and to a DSP memory without having a DSP core 110 intervene.
このアーキテクチャは、並列に接続されて経路選択され多重化された８個の乗算累算ハードウエア・ユニットからなり、ＤＭＡコントローラ１２０に依存し、ＤＳＰコア１１０が介入することなくＤＳＰメモリとの間でデータの検索および書戻しを行う。 - 特許庁 - A DMA controller 6 is used to read clock data (eight-bit characters for seven-segment type LCD) in response to interrupt from a clock information generating circuit 5 without intervening by a CPU 1, and the clock data is transferred to an LCD display register 8 without intervening by the CPU 1.
ＤＭＡコントローラ６を使用して、ＣＰＵ１を介さずに時計情報生成回路５からの割り込みを受けて時計データ（７セグメント・タイプＬＣＤ用の８ビット・キャラクタ）を読み取り、その時計データを、ＣＰＵ１を介さずにＬＣＤ表示レジスタ８に転送する。 - 特許庁 - The DMA controller 101 executes a series of data transferring between a main memory 12 and an I/O device 14 by directly accessing a memory, by successively processing a plurality of transfer descriptors included in the TD chain written in the TD chain storing portion 102 by the CPU 11.
ＤＭＡコントローラ１０１は、ＣＰＵ１１によってＴＤチェーン格納部１０２に書き込まれたＴＤチェーンに含まれる複数の転送ディスクリプタを順次処理することにより、メインメモリ１２とＩ／Ｏデバイス１４との間の一連のデータ転送を直接メモリアクセスによって実行する。 - 特許庁 - DMA is connected between an EEPROM and a RAM (not including the core of a micro-controller involved), and automatic programming of data blocks having random length from the RAM to the EEPROM including the verification of programming operation for original data in the RAM is performed under the control of an EEPROM logic.
ＥＥＰＲＯＭとＲＡＭ（付随するマイクロコントローラのコアを含まない）との間にＤＭＡを接し、ＥＥＰＲＯＭロジックの制御のもと、ＲＡＭ内のオリジナルデータに対するプログラム動作の検証を含む、ＲＡＭからＥＥＰＲＯＭまでのランダムな長さのデータブロックの自動プログラミングを行う。 - 特許庁 - The started DMA controller 13 reads the information block 30 from the memory 12, extracts the descriptors 31 (step 204), analyzes the descriptors 31, recognizes control information, such as an I/O address 31a and a transfer data size 31b and transfers the data 32 to a target I/O device 20 (step 205).
起動されたＤＭＡコントローラ１３は、メモリ１２から情報ブロック３０を読み出してディスクリプタ３１を抽出し（ステップ２０４）、ディスクリプタ３１を解析して、Ｉ／Ｏアドレス３１ａ、転送データサイズ３１ｂ等の制御情報を認識し、目的のＩ／Ｏデバイス２０にデータ３２を転送する（ステップ２０５）。 - 特許庁 - When a local bus is available, the controller 22 controls the FIFO 2 so as to sequentially transfer one or more words of CPU access data stored in the FIFO 2 to a local memory 56 and to execute burst transfer of DMA access data comprising a plurality of words stored in the FIFO 2 to the local memory 56.
制御器２２は、ローカルバスが使用可能な場合には、ＦＩＦＯ２に格納された１語以上のＣＰＵアクセスデータをローカルメモリ５６に逐次転送し、ＦＩＦＯ２に格納された複数語のＤＭＡアクセスデータをローカルメモリ５６にバースト転送するように、ＦＩＦＯ２を制御する。 - 特許庁 - And, in case of real mode, BOIS calculates physical memory address with a segment that is set in a CPU register and offset, and sets it as transfer address to a by master IDE controller 16, and practices data transfer with HDD by in a DMA transfer mode (STEP S104).
一方、リアルモードであれば、ＢＩＯＳは、ＣＰＵレジスタにセットされているセグメントとオフセットとから物理メモリアドレスを計算し、それを転送アドレスとしてバスマスタＩＤＥコントローラ１６にセットすることにより、ＤＭＡ転送モードによってＨＤＤとの間のデータ転送を実行する（ステップＳ１０４）。 - 特許庁 - To provide a microcomputer capable of easily performing accurate time control in a CPU, performing a real time processing by the CPU at all times and minimizing the capacity of a memory for tentatively storing data at the time of data transfer by a DMA controller further.
ＣＰＵでの正確な時間制御を容易に行うことができ、また、ＣＰＵによる実時間処理を常時行うことができ、さらに、ＤＭＡコントローラによるデータ転送の際にデータを一時的に格納するためのメモリの容量を最小にすることができるマイクロコンピュータを提供する。 - 特許庁 - In the data reproduction device, on the occurrence of read mistake of video data, a time slump extract comparator circuit 17 calculates how many frames in the unit of video frames the video data are advanced from audio data and gives information of the calculated number of frames to a DMA controller 3 as a control signal.
ビデオデータの読み出し時に読み出しミスがおきた場合、タイムスランプ抽出、比較回路１７は、ビデオデータがオーディオデータに対して、ビデオフレーム単位で何フレーム進んでいるかを算出し、算出したフレーム数の情報をＤＭＡコントローラ３に制御信号として供給する。 - 特許庁 - Thus, the MAC layer control section 101a starts writing data of the next frame into the double buffer 104 by a DMA controller 103 without waiting the completion of data read from the double buffer 104 by a data processing section 101b, namely, can continuously transfer a plurality of frames.
これにより、ＭＡＣ層制御部ａ１０１は、データ加工部１０１ｂによるダブルバッファ１０４からのデータ読み出しの完了を待機することなく、ＤＭＡコントローラ１０３によるダブルバッファ１０４への次フレームのデータ書き込みを開始すること、即ち複数フレームの連続転送を可能とする。 - 特許庁 - The CPU has a processor core 10, a DMA controller 11, a register 13 and a counter 14 for measuring the time of access to the external bus and two AND circuits 17a and 17b for issuing a write signal 123 and a read signal 124 to the external bus at timing of access to the external bus.
ＣＰＵは、プロセッサコア１０、ＤＭＡコントローラ１１、外部バスへのアクセス時間を計測するレジスタ１３とカウンタ１４、外部バスへの書き込み信号１２３と読み出し信号１２４を外部バスへのアクセスのタイミングで発行する二つのＡＮＤ回路１７ａ、１７ｂを有する。 - 特許庁 - A UMA constitution is adopted by using an SDRAM 12 as a display memory (a VRAM 13) and a CPU 11 directly writes display data into the VRAM 13 and the display data of the VRAM 13 are DMA transferred to a virtual VRAM 15 in a display controller 14 to display the data on a screen.
ＳＤＲＡＭ１２を表示メモリ（ＶＲＡＭ１３）として用いたＵＭＡの構成を採ってＣＰＵ１１がＶＲＡＭ１３に表示データを直接書き込むと共に、ＶＲＡＭ１３の表示データを表示制御装置１４内の仮想ＶＲＡＭ１５にＤＭＡ転送して画面上に表示する。 - 特許庁 - Digital signals of ringing tones, dial tones or the like of various acoustic patterns are stored in a memory 8, and these digital signals are successively read out by a DMA controller 10 on the basis of the control of a control circuit 9 and are selected by a PCM bus 3 and are outputted to a codec 4.
メモリ８には、多様な音響パターンの呼出音およひ発信音などのデジタル信号が記憶されており、これらのデジタル信号が、制御回路９からの制御に基づいてＤＭＡコントローラ１０によって順に読み出され、ＰＣＭバス３によって選択されてコーデック４に出力される。 - 特許庁 - A development controller 412 sets a forwarding destination address for each work of developed recording data stored in a line buffer 281 so that a line of data is stored while alternating the images 1 and 2 in the bit map area of a local memory 29, i.e. the DMA forwarding destination.
ＤＭＡ転送先であるローカルメモリ２９のビットマップエリアにおいて、１ラインのデータがイメージ１とイメージ２とに交互に格納されるように、展開処理コントローラ４１２にてラインバッファ２８１に格納されている展開後の記録データに１ワード毎に、転送先アドレスを設定する。 - 特許庁 - On the condition of VTRM (vertical trimming value)=6 and HTRM (horizontal trimming value)=6, a DMA controller stops a VTRM counter after counting to "6" as illustrated in (a), and V counting is performed by a V counter in synchronism with the horizontal synchronization signal HSYNC.
ＶＴＲＭ（垂直方向のトリミング値）＝６、ＨＴＲＭ（水平方向のトリミング値）＝６であるとすると、ＤＭＡコントローラは、（ａ）に示すように、ＶＴＲＭカウンタを“６”までカウント動作させた後停止させ、水平同期信号ＨＳＹＣに同期してＶカウンタによりＶカウントを行う。 - 特許庁 - Moreover, by assembling a data transfer controller 16 which controls DMA transfer operations from the VRAM 13 to the virtual VRAM 15 in accordance with the operating mode of the CPU 11, into the controller 14, useless transfer operations are stopped when the CPU 11 is in its standby mode and no rewriting of the display data is conducted and power consumption is efficiently suppressed.
また、ＣＰＵ１１の動作モードに応じてＶＲＡＭ１３から仮想ＶＲＡＭ１５へのＤＭＡ転送動作を制御するデータ転送制御装置１６を表示制御装置１４に組み込むことで、ＣＰＵ１１がスタンバイモードにあって表示データの書き換えが行われていない場合には無駄な転送動作を停止せしめて消費電力を効率的に抑えることができる。 - 特許庁 - To provide a host interface circuit capable of remarkably reducing the signal transition of an external address from an external host control device to reduce the power consumption and restricting the complication of the software processing of the external host control device by adding a simple address generating circuit to an interface circuit for transmitting the data through a bus controller circuit of the external host control device without using a DMA controller and a memory bus.
ＤＭＡコントローラやメモリバスを必要とせずに外部ホスト制御装置のバスコントローラ回路経由でデータの送受信を行うインターフェース回路に対して、簡単なアドレス生成回路を付加することにより、外部ホスト制御装置からの外部アドレスバスの信号遷移を大幅に削減して電力消費を軽減且つ外部ホスト制御装置のソフトウェア処理の複雑化を抑制したホストインタフェース回路を提供する。 - 特許庁
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