「DMA controller」を含む例文一覧(428)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- In a communication controller 1, DMA(direct memory access) transfer is directly performed between a network I/O device 4 and a cache memory device 6 without interposing a main memory 8.
通信制御装置１では、ＤＭＡ転送がメインメモリ８を介さずにネットワークＩ／Ｏ装置４とキャッシュメモリ装置６との間で直接行われる。 - 特許庁 - A CPU 10 is successively interrupted at prescribed intervals by each DMA controller and write/read of bit pattern to/from a main memory 12 are performed.
各ＤＭＡコントローラにより順次所定のインターバルでＣＰＵ１０に割り込みをかけ、主メモリ１２に対してビットパターンの書込み／読出しを行う。 - 特許庁 - Then, in the DMA controller 50, direct data transfer is carried out between the blocks 11-36 and the SDRAM 70 on the basis of the adjusted use efficiency.
そして、ＤＭＡコントローラ５０は、その調整した使用効率に基づいて、ブロック１１〜３６とＳＤＲＡＭ７０との間で直接データ転送を行なう。 - 特許庁 - When the size of the data to be transferred differs from an integral times of write data width into a memory, a DMA controller 17 adds dummy data to transfer the data.
転送するデータのサイズがメモリへの書き込みデータ幅の整数倍と異なる場合に、ＤＭＡコントローラ（１７）が、ダミーデータを追加して転送する。 - 特許庁 - For example, in a system 2, data are read from a memory 7-2 in a CPU module by a DMA controller 8-1 and are transmitted to comparison data FIFO 8-3.
たとえば、系統２では、ＤＭＡコントローラ８−１により、ＣＰＵモジュール内のメモリ７−２からデータを読み出し、比較データＦＩＦＯ８−３に送る。 - 特許庁 - The DMA controller 3 puts back an address for reading the video data from a storage medium 1 by the calculated number of frames and read the same frame consecutively for a plurality of the number of times.
ＤＭＡコントローラ３は、蓄積メディア１からビデオデータを読み出すアドレスを該当フレーム分戻して、同一フレームを複数回連続して読み出す。 - 特許庁 - The bus 100 is formed of layer buses 101-104 for each layer, and a DMA controller 114, a memory interface part 115 and a bridge 125 are connected thereto.
バス１００は、レイヤ毎のレイヤバス１０１〜１０４から構成されており、ＤＭＡコントローラ１１３、メモリインターフェイス部１１５及びブリッジ１２５が接続されている。 - 特許庁 - A DMA controller 100 executes the packet processing according to program codes from a CPU 101 and transfer between a network interface 110 and a memory 102.
ＤＭＡコントローラ１００はＣＰＵ１０１からのプログラムコードによってパケット処理と、ネットワークインターフェイス１１０とメモリ１０２間の転送を実行する。 - 特許庁 - To provide a data processing system allowing the active suppression of the deviation of memory access to one of a CPU and a DMA (Direct Memory Access) controller.
ＣＰＵ又はＤＭＡ制御装置の一方にメモリアクセスが偏ることを能動的に抑制することができるデータ処理システムを提供することにある。 - 特許庁 - A module whose data are transmitted/received by a DMA controller 111 is preliminarily applied with unique module ID equivalent to a network address.
ＤＭＡコントローラ１１１によってデータが送受信されるモジュールには、あらかじめネットワーク・アドレスに相当する一意のモジュールＩＤが付与されている。 - 特許庁 - A DMA controller 3 in a CPU peripheral device body 1 includes an automatic write control circuit 7 and an automatic write instruction storage area 6.
ＣＰＵ周辺デバイス本体１内のＤＭＡ制御回路３に自動書込み制御回路７および自動書込み命令格納エリア６を設ける。 - 特許庁 - A gate array 21 that is the DMA controller has a signal transmission device 217 having three signal transmission parts 61, 62, 63 respectively corresponding to three channels.
ＤＭＡコントローラであるゲートアレイ２１は、３個のチャネルに夫々対応する３個の信号伝送部６１，６２，６３を有する信号伝送装置２１７を備える。 - 特許庁 - To provide a DMA controller for quickly initializing a memory while suppressing the increase of the hardware of an initialization data register.
初期化データレジスタの物量の増加を抑えつつ、メモリの初期化を高速に行なうことができるＤＭＡコントローラを提供することを目的とする。 - 特許庁 - A computer system is composed of a CPU 10, the memory 30, a memory controller 40 for controlling this memory and having an ECC register part 42 and a DMA device 20.
計算機システムは、ＣＰＵ１０と、メモリ３０と、このメモリを制御しＥＣＣレジスタ部４２を持つメモリコントローラ４０と、ＤＭＡ装置２０とからなる。 - 特許庁 - The DMA controller performs control to reduce a data transfer amount of data transfer control based on the bus load information received from a bus arbitration device.
前記ＤＭＡ制御装置は、バス調停装置から受取ったバス負荷情報に基づいて、データ転送制御のデータ転送量を少なくする制御を行う。 - 特許庁 - A DMA controller 14 executes data transfer between the FIFO memories 11, 12 and the memory 4 in asynchronism with the access from the bus 3 to the virtual address space.
ＤＭＡコントローラ１４は、バス３側から仮想アドレス空間へのアクセスと非同期にＦＩＦＯメモリ１１、１２とメモリ４との間でデータ転送を実行する。 - 特許庁 - The core processing unit can execute its special processing without responding to a signal transfer requirement by installing a direct memory access(DMA) controller.
直接メモリ・アクセス（ＤＭＡ）コントローラを設けることにより、コア処理ユニットは、信号転送要求に応答することなく、その特殊処理を実行することできる。 - 特許庁 - To achieve more effective bus usage by determining which transfer is given priority according to the remaining DMA transfer amount and a kind of interruption when an interruption request asking for immediacy is submitted, while carrying out DMA transfer in a system which has a DMA controller which can perform DMA transfer among a plurality of devices, and is connected with a plurality of devices sharing a ROM bus.
複数のデバイス間でＤＭＡ転送を行えるＤＭＡコントローラを持ち、ＲＯＭバスを共有して複数のデバイスが接続しているシステムにおいて、ＤＭＡ転送している際に、即時性を求められる割り込み要求が入った場合に、残りのＤＭＡ転送量と割り込みの種類に応じてどちらの転送を優先させるかを判断することで、より効果的なバス使用方法を実現すること。 - 特許庁 - In a printer controller (printer control device) 20, the image data sent from a host computer 1 is imagewise developed as multivalue data in a printable manner in a printer engine 10 and the imagewise developed multivalue image data is temporarily stored in an RAM 6 and the operation of a video DMA is started by a DMA controller 7.
プリンタコントローラ（プリンタ制御装置）２０において、ホストコンピュータ１から送られてくる画像データをプリンタエンジン１０にて印刷が可能なように多値データとしてイメージ展開し、そのイメージ展開した多値の画像データをＲＡＭ６に一時的に記憶した後、ＤＭＡコントローラ７にビデオＤＭＡ動作を開始させる。 - 特許庁 - A control program 12a of a CPU 11 collects descriptors 31 required to control data 32 and DMA processing of the data 32, sets the descriptors as an information block 30 on a memory 12 (step 201) and starts a DMA controller 13 (step 202).
ＣＰＵ１１の制御プログラム１２ａは、データ３２およびデータ３２のＤＭＡ処理の制御に必要なディスクリプタ３１をまとめて情報ブロック３０としてメモリ１２上に設定して（ステップ２０１）、ＤＭＡコントローラ１３を起動する（ステップ２０２）。 - 特許庁 - Since the priority circuit brings the priority of the DMA controller (channel Ch1) of which the transfer operation is temporarily stopped into the lowest level when the operation condition register is set, the other DMA controllers (channels Ch2, Ch3) conduct transfer operations in order.
優先度回路は、動作状態レジスタがセットされると、転送動作を一時停止したＤＭＡ制御装置（チャネルＣｈ１）の優先度を最も低くするため、他のＤＭＡ制御装置（チャネルＣｈ２，Ｃｈ３）は転送動作を順次実行する。 - 特許庁 - For example, a BusArbiter object receives data representing a substantial time required for execution of the demand from a peripheral for executing the demand from the MIPS, receives the present DMA state from a DMA controller, and transmits them to the MIPS.
例えばBusArbiterオブジェクトが、ＭＩＰＳからの要求を遂行するペリフェラルフェラレルから当該要求の遂行に要した実質時間を表すデータを受け取るとともに、ＤＭＡコントローラから現在のＤＭＡの状態を受け取り、これらをＭＩＰＳに伝える。 - 特許庁 - Each of the logic circuits LC0-LC2 of the RPU/DMA channel controller 22 outputs the pixel data of the magnified image data inputted from the resolution conversion processing part 21 to DMA channels CH0-CH2 in accordance with the relevant transfer permission signal.
ＲＰＵ・ＤＭＡチャンネルコントローラ２２の各論理回路ＬＣ０ないしＬＣ２は、当該転送許可信号に応じて解像度変換処理部２１から入力された拡大画像データの画素データをＤＭＡチャンネルＣＨ０ないしＣＨ２に出力する。 - 特許庁 - The DMA controller 320 is equipped with a priority order deciding circuit 133, which decides the priority order concerning the data input/output for not only the DMA channels of the peripheral circuits but also a plurality of CPU memories in accordance with the conditions of the control lines between the DMA channels.
ＤＭＡコントローラ３２０には優先順位決定回路１３３を設け、この優先順位決定回路１３３によりＣＰＵ１、ＣＰＵ２、複数のＤＭＡチャネルの間の各制御線の状態に応じて、周辺回路のＤＭＡチャネルのみならず、複数のＣＰＵメモリに対するデータ入出力に関する優先順位を決定する。 - 特許庁 - A bus arbiter 13 checks the state of a DMA operation enable signal while a bus use request signal in an on state is supplied, and preferentially applies the use right of a system bus 14 to a DMA controller 15 when the DMA operation enable signal is put in an on state in order to execute data transfer between a memory 11 and an input/output device 12 continuously across a plurality of blocks.
バスアービタ１３は、ＯＮ状態のバス使用要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＤＭＡコントローラ１５に優先的に与え、メモリ１１と入出力装置１２の間で複数のブロックを継続してデータ転送させる。 - 特許庁 - A memory controller transfers therein the reception data to a RAM, using the DMA controller, while receiving a control signal from a timer/transfer control part, since a large volume of data is accumulated in the FIFO circuit.
この時、ＦＩＦＯ回路に大量のデータがまだ蓄積されているので、メモリコントローラはタイマ・転送制御部からの制御信号を受信しながらＤＭＡコントローラを使用して受信データをＲＡＭへ転送していく。 - 特許庁 - A data transfer mechanism is provided with a main memory 2 storing image data, a line memory 5 outputting pixel data of a second input line to the resolution conversion part 6 and a DMA(direct memory access) controller 3 which DMA-transfers picture data of the first input line from the main memory 2.
データ転送機構は、画像データを格納する主メモリ２と、解像度変換部６に対して第２入力ラインの画素データを出力するライン・メモリ５と、主メモリ２から第１入力ラインの画像データをＤＭＡ転送させるＤＭＡコントローラ３とを備える。 - 特許庁 - An ASIC1 performs an access via a PCII/F 11 to a CPU 13 and a storage device 12, and temporarily stores data received from the outside through a centro-I/F 14 in a plurality of buffers in a DMA controller 3, and subjects the data to DMA-transfer to the storage device 12.
ＡＳＩＣ１は、ＰＣＩＩ／Ｆ１１経由でＣＰＵ１３及び記憶装置１２とアクセスし、セントロＩ／Ｆ１４を介して外部から受信したデータをＤＭＡコントローラ３内の複数のバッファに一旦蓄積した後、記憶装置１２にＤＭＡ転送する。 - 特許庁 - To provide an image data transfer controller which raises speed of data transfer by controlling DMA request of two pieces of simultaneously output image data with different image size.
同時出力される画像サイズが異なる２つの画像データのＤＭＡリクエストを制御してデータ転送の速度を向上させる画像データ転送制御装置を提供する。 - 特許庁 - In the memory write request of the DMA, 'generation of address information and synthesis with write data' are performed and '(3) generation of the write request' is performed, to be outputted to the memory controller 15.
また、ＤＭＡのメモリライト要求では、「アドレス情報生成、ライトデータと合成する」を行ない、「 ライト要求生成」を行なって、メモリコントローラ１５に出力する。 - 特許庁 - The signal group exchange between a host port interface unit and the memory unit is executed by direct transfer, and the DMA controller prevents collision of the signal group transfer.
ホスト・ポート・インターフェース・ユニットとメモリ・ユニットとの信号群交換は直接転送によって行われ、ＤＭＡコントローラは、信号群転送が衝突するのを防止する。 - 特許庁 - To provide a DMA controller for smoothly executing data transfer between a module group or memory connected to a bus and a module group connected to a network.
バスに接続されたモジュール群やメモリと、ネットワークに接続されたモジュール群との間のデータ転送を円滑に行うことが可能となるＤＭＡコントローラを提供する。 - 特許庁 - A CPU 2, a memory 3, and a second DMAC 5 are connected to the main bus MB and peripheral devices such as a first DMA and a controller 11 incorporating a device memory are connected to the sub-bus SB.
メインバスＭＢには、ＣＰＵ２、メモリ３、第２ＤＭＡＣ５が、サブバスＳＢには、第１ＤＭＡ、ディバイスメモリ内蔵のコントローラ１１などの周辺ディバイスが接続される。 - 特許庁 - To provide a semiconductor storage device using an FIFO buffer and capable of efficiently reading a plurality of continuous data by means of a CPU or a DMA controller.
ＣＰＵやＤＭＡコントローラによって連続する複数のデータを効率良く読み出すことができるＦＩＦＯバッファを使用した半導体記憶装置を提供する。 - 特許庁 - The CPU 5 sets configuration data to the data communication system 11, for example, and configuration data setting for the communication setting system 12 is carried out by the DMA controller 13.
ＣＰＵ（５）は、例えばデータ通信系（１１）にコンフィグレーション・データを設定し、通信設定系（１２）へのコンフィグレーション・データの設定は、ＤＭＡコントローラ（１３）により行われる。 - 特許庁 - The DMA controller 14 sequentially designates a write address to two pixel data 32, 33 outputted from the RPU 12 and transfers the data to the main memory 13.
ＤＭＡコントローラ１４は、ＲＰＵ１２から出力される２本の画素データ３２，３３をライン単位で順次に書込みアドレスを指定して主メモリ１３に転送する。 - 特許庁 - The DMA controller 301 is provided with a plurality of data buffers (811 to 818) to which different addresses in a subscanning direction are made to correspond respectively.
ＤＭＡコントローラ３０１には、複数のデータバッファ（８１１〜８１８）が設けられ、複数のデータバッファにはそれぞれ異なる副走査方向のアドレスを対応付けられる。 - 特許庁 - If a bus controller 2101 sees the state of CPU bus 221 permitting, it obtains the bus right to conduct the DMA-transfer of four image data to the 32-bit bus 221.
バス制御部２１０１はＣＰＵバス２２１の状態を見て、ＣＰＵバス２２１が開いていればバス権を獲得し、３２bitのバス２２１上に４画像データをＤＭＡ転送する。 - 特許庁 - In the case of DMA transfer, a cache controller 2 discriminates whether the latest data (dirty date) of a transfer source area stored in a memory 3 are held in a cache or not.
ＤＭＡ転送の際に、キャッシュコントローラ２は、メモリ３に記憶された転送元領域の最新データ（ダーティ・データ）がキャッシュに保持されているかどうかを判定する。 - 特許庁 - To efficiently control data transfer using a DMA controller and to simply describe a control program of CPU which controls the entire data transfer.
ＤＭＡコントローラを利用したデータ転送を効率よく制御できるようにし、また、データ転送全体を制御するＣＰＵの制御プログラムを簡潔に記述できるようにする。 - 特許庁 - To allow a DMA (direct memory access) controller to be easily built into an existing circuit and to reduce the power consumption and circuit scale without decreasing performance.
ＤＭＡコントローラにおいて、既存の回路に容易に組み込むことができ、かつ性能を低下させることなく、消費電力の低減および回路規模の縮小を実現すること。 - 特許庁 - A medium processor 30 is provided with a processor core 1, a DMA controller 2, a D/A converter 3, an A/D converter 4, an interface 5, a main memory 6, a local bus 7, and a global bus 8.
メディアプロセッサ３０には、プロセッサコア１、ＤＭＡコントローラ２、Ｄ／Ａコンバータ３、Ａ／Ｄコンバータ４、インターフェース５、主メモリ６、ローカルバス７、及びグローバルバス８が設けられる。 - 特許庁 - To provide a DMA transfer controller for normally and efficiently performing burst transfer without being affected by a page boundary even for data transfer exceeding the page boundary.
ページ境界を超えるデータ転送に対してもページ境界に影響されることなくバースト転送を正常且つ効率良く行うＤＭＡ転送制御装置を提供する。 - 特許庁 - The DMA controller 3 is controlled to repetitively transfer pixel data of the same line or to transfer pixel data of the next line in accordance with the level of a line signal SLN.
ＤＭＡコントローラ３はライン信号ＳＬＮのレベルに応じて、同一ラインの画素データを繰り返し転送するか次のラインの画素データを転送するかを制御される。 - 特許庁 - The audio processor predicts the next process and controls the DMA controller 15 so as to transfer the necessary data and programs from an external memory 1 to a local memory beforehand.
オーディオ処理プロセッサは次に行われる処理を予測して、必要なデータやプログラムを前もって外部メモリ１からローカルメモリに転送するようにＤＭＡコントローラ15を制御する。 - 特許庁 - The head addresses of the destination and the source within the memory 4 and the size of the data to be transferred are preset in the DMA controller 14 by the CPU 2 of the bus 3, etc.
なお、メモリ４内での転送先や転送元の先頭アドレスおよび転送するデータサイズはバス３側のＣＰＵ２等からＤＭＡコントローラ１４に予め設定される。 - 特許庁 - In starting the main microcomputer 10 and the sub microcomputer 20, the sub microcomputer 20 reads a correction value from an EEPROM 2 and transmits the correction value to the main microcomputer 10 via the DMA controller 24.
メインマイコン１０とサブマイコン２０の起動時には、サブマイコン２０がＥＥＰＲＯＭ２から補正値を読み出し、ＤＭＡコントローラ２４を介してメインマイコン１０に送信する。 - 特許庁 - To provide a semiconductor integrated circuit for preventing mismatching between a actual transferred data quantity an data quantity obtained by reading the number of transfer byte registers of a DMA controller.
本発明は実際の転送データ量とＤＭＡコントローラの転送バイト数レジスタを読み取ったデータ量との不整合を回避する半導体集積回路を提供する。 - 特許庁 - To provide a DMA controller capable of transferring data arrayed so as to correspond to XY coordinates by changing the data array as if the coordinates of the data are transformed.
ＸＹ座標に対応づけられて配列されたデータを座標変換したようにデータ配列を変更して転送することの出来るＤＭＡコントローラを提供する。 - 特許庁 - Concerning the DMA transfer control system, in which data are transferred between a peripheral device 14 and a main memory 3 by a DMA device 1 provided with a read controller 6, a write controller 7 and a FIFO 9, the amount of data stored in the said FIFO 9 is monitored and a transfer mode and write/read timing the determined on the basis of this data amount.
読出し制御装置６と書込み制御装置７とＦＩＦＯ９とを備えたＤＭＡ装置１で周辺装置１４とメインメモリ３間のデータの転送を行うＤＭＡ転送制御方式であって、前記ＦＩＦＯ９に蓄積されているデータ量を監視し、このデータ量に基づいて転送モード及び書込み・読出しのタイミングを決定する。 - 特許庁
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