「Two-Bit」を含む例文一覧(746)
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２次元撮像素子３の出力であるビデオ信号は、Ａ／Ｄ変換器４で８ビットのディジタル信号に変換され、温度演算装置５に入力される。 - 特許庁 - To provide a device of coding a motion picture signal in which the scale of a circuit for acquiring information required for calculating the difficulty of coding can be reduced and high rate coding of two pass variable bit rate system can be achieved.
符号化難易度の計算に必要な情報を取得する回路の規模縮小および高速化を図れる動画像信号の符号化装置を提供する。 - 特許庁 - A user-specified hash functions must take two arguments (a pointer to a byte string and a length) and return a 32-bit quantity to be used as the hash value.
ユーザー定義の hash 関数は二つの引数をとらなくてはならない (バイト文字列へのポインタと、長さ)。 そして hash 値として使われる 32ビットの値を返さなくてはならない。 - JM - AS complementary data are written in these two memory cells, voltage between bit lines at the time of sense operation can be increased sufficiently and refresh-internal can be lengthened.
これらの２つのメモリセルには相補なデータが書込まれるため、センス動作時のビット線間電圧は十分大きくすることができ、リフレッシュ間隔を長くすることができる。 - 特許庁 - Lastly, the free layer has two or more free ferromagnetic sublayers having a magnetic anisotropy axis oriented to about 45 degrees from the word line and bit line, respectively.
最後に、前記フリー層は、それぞれ前記ワード線とビット線から約４５度に配向された磁気異方性軸を有する２つ以上のフリー強磁性副層を有する。 - 特許庁 - Based on a migration object bit map 3B, a migration performing part 3D performs data migration of the segments of the migration object one by one, or two or more segments collectively.
マイグレート実行部３Ｄは、マイグレート対象ビットマップ３Ｂに基づいて、マイグレート対象のセグメントを１つずつ、または複数個まとめて、データマイグレーションを実行する。 - 特許庁 - The elements in the active register are then updated by comparing the recommendation and the strength of the recommendation with two thresholds, and the state of a corresponding bit in the received word.
次に、推奨および推奨の強さを２つのしきい値、および受信ワード中の対応するビットの状態と比較することにより、アクティブレジスタ中の要素が更新される。 - 特許庁 - The method comprises a step of programming the dynamic reference cell using the fixed reference cell, and a step of programming the two-bit core cell using the dynamic reference cell.
本方法は、固定リファレンスセルを利用してダイナミックリファレンスセルをプログラミングするステップ、及びそのダイナミックリファレンスセルを利用して２ビットコアセルをプログラミングするステップより成る。 - 特許庁 - When a StringIO object is created, it can be initialized to an existing string by passing the string to the constructor.If no string is given, the StringIO will start empty. The StringIO object can accept either Unicode or 8-bitstrings, but mixing the two may take some care.
文字列を渡さない場合、最初は StringIO はカラです。 StringIO オブジェクトはユニコードも 8-bit の文字列も受け付けますが、この2つを混ぜることには少し注意が必要です。 - Python - Two complementary read bit lines for reading out data from respective memory cells MC_1-MCN are arranged on the opposite sides in the arranging direction of the memory cells MC_1-MCN.
メモリセルＭＣ_1 〜ＭＣ_N の配置方向の両側には、各メモリセルＭＣ_1 〜ＭＣ_N からデータを読み出すための相補的な２本の読み出しビット線が平行に配置されている。 - 特許庁 - The sound signal is separated according to frequency bands, and the states are made to vary to two low frequency bands responding to three values in total of two bit strings and a separation to be embedded, then, the states are synthesized with the high frequency components.
音響信号を周波数帯に応じて信号分離を行い、２つの低周波数帯に対して、埋め込むべきビット列の２値および区切りの計３値に合わせて状態を変化させた後、高周波成分と合成する。 - 特許庁 - In such an arrangement, the channel width of the first selective transistor S-T1 and the second selective transistor S-T2 is wider than the bit line pitch of the two memory cells also two times or more wider than the channel width of the central transistors thereby making feasible of increasing the driving capability of the transistors.
第１の選択トランジスタＳ Ｔ１と第２の選択トランジスタＳ Ｔ２のチャネル幅は二つのメモリセルのビットラインピッチより大きく、セルトランジスタのチャネル幅より約２倍以上大きいので、トランジスタの駆動能力が増加する。 - 特許庁 - The semiconductor storage circuit 100 includes a memory cell array 110 that has plural multi-bit-type memory cells, multiplexers 120 including two multiplexers MUX0 and MUX1, and sense amplifiers 130 including two sense amplifiers SA0 and SA1.
半導体記憶回路１００は、マルチビット型のメモリセルを複数備えたメモリセルアレイ１１０、ＭＵＸ０とＭＵＸ１の２つのマルチプレクサを含むマルチプレクサ１２０、ＳＡ０とＳＡ１の２つのセンスアンプを含むセンスアンプ１３０で構成される。 - 特許庁 - This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.
本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁 - This memory device is provided with a pair of bit lines BLT/ BLB extending in a prescribed direction, a word line WL arranged to intersect with the pair of bit lines, and a memory cell 41 arranged between the pair of bit lines BLT/BLB and the word line WL and consisting of only two ferromagnetic capacitors 42a and 42b.
このメモリ装置は、所定の方向に延びる１組のビット線対ＢＬＴ／ＢＬＢと、ビット線対ＢＬＴ／ＢＬＢと交差するように配置されたワード線ＷＬと、ビット線対ＢＬＴ／ＢＬＢとワード線ＷＬとの間に配置され、２つの強誘電体キャパシタ４２ａおよび４２ｂのみからなるメモリセル４１とを備えている。 - 特許庁 - The square arithmetic units 110 and 115 respectively include two unsigned multipliers for the most significant digit bit and the least significant digit bit and one signed multiplier for a cross product term, arrange the resultant products by shifting and addition, and employ an equivalent processing element.
平方演算ユニット１１０、１１５は、それぞれ最下位ビットと最上位ビットに対する２つの符号なし乗算器とクロス乗積項に対する１つの符号付き乗算器を含み、この積をシフトと加算によって整列させ、及び同等の処理素子を採用する。 - 特許庁 - The two kinds of decode processing for deciding code length and additional bit length is carried out, and the whole processing is divided into three stages, that is, a stage for program-searching encoded data, a decode processing stage, and a symbol deciding and additional bit processing stage, and carried out like a pipe line.
符号長及び付加ビット長を確定するための、２種類のデコード処理すると共に、全体の処理を符号データの頭出しのためのステージと、デコード処理ステージと、シンボル確定及び付加ビット処理ステージの３ステージに分離し、パイプライン的に実行する。 - 特許庁 - When the number of physical zones in a sorting destination is two, and the predetermined number of the sorting unit of physical blocks is 2^k, the physical zones of the sorting destination are discriminated based on values of k+j bit to k+1 bit counted from the low order of physical block address (PBA).
振り分け先の物理ゾーンの個数が２^ｊ個で、物理ブロックの振り分け単位の所定個数が２^ｋ個のときには、物理ブロックアドレス（ＰＢＡ）の下位から数えてｋ＋ｊビット目からｋ＋１ビット目の値に基づいて振り分け先の物理ゾーンを判別する。 - 特許庁 - Further, the MSBs of two successive output bus values of the 1st n-bit register 2 are compared and the absolute values of the 1st n-bit register 2 are compared to control the delay quantity of the VCO output according to the comparison results.
また、第１のｎビットレジスタ２の２個の連続する出力バス値のＭＳＢを比較するとともに、第１のｎビットレジスタ２の２個の連続する出力バス値の絶対値を比較し、それらの比較結果に基づいてＶＣＯ出力の遅延量を制御する。 - 特許庁 - In the case of deploying an original bit map into a bit map 2 with high resolution, two sets of 3 lines adjacent to each other in a direction Y are scanned in a direction X to detect first and second edges E3, E4, and edges E27 to E29 extended in the direction Y are used to interpolate the lines.
オリジナルのビットマップを高解像度のビットマップ２に展開する際に、Ｙ方向に隣接した３ラインをＸ方向にスキャンして第１のエッジＥ３と、第２のエッジＥ４を検出し、この間にＹ方向に伸びたエッジＥ２７〜Ｅ２９で補間する。 - 特許庁 - Separate bit lines BL0 and BL1 are connected to two memory cells M00 and M10 symmetrically positioned and having sources S commonly connected respectively, and two metal wiring lines (bit lines BL0 and BL1) are located for the width of a region occupied by one (M00 or M10) of the memory cells in a channel widthwise direction.
ソースＳを共有し、対称の位置にある２つのメモリセルＭ００およびＭ１０に対して別個のビット線ＢＬ０およびビット線ＢＬ１をそれぞれ接続して、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域のチャネル幅方向の幅に対して２本のメタル配線（ビット線ＢＬ０およびビット線ＢＬ１）を配置する。 - 特許庁 - To provide a semiconductor memory device wherein when two word lines are activated at the same cycle for refreshing, the two word lines corresponding to the same bit line are not simultaneously activated even when the range of replacing a defective word line is not limited.
同一周期にて２本のワードラインを活性化させてリフレッシュを行う際、不良ワードラインを置換する範囲を制限せずとも、同一ビットラインに対応するワードラインを２本同時に活性化させない半導体記憶装置を提供する。 - 特許庁 - A plurality of memory cells are two-dimensionally disposed in two different directions together with connection regions 411, conductive bit lines 4010 extending in a first direction, conductive word lines 6030 extending in a second direction, and conductive control lines 6010 and 6020.
複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。 - 特許庁 - In a flash memory 1, erasure for setting all bits in a block B to one of two values is enabled for the unit of the block B and write for setting the values of the respective bits in the block B to the other value of two values is enabled for the unit of a bit.
フラッシュメモリ１は、ブロックＢ内の全ビットを２値の一方の値に設定する消去がブロックＢ単位でのみ可能であるとともにブロックＢ内の各ビットの値を２値の他方の値に設定する書込がビット単位で可能である。 - 特許庁 - Data can be read out surely even if difference of threshold voltage of two non-volatile memories is small by holding data of one bit using two elements of non-volatile memory elements 106 and 112 storing complementary data.
１ビットのデータを互いに相補なデータを記憶する不揮発性メモリ素子１０６と１１２の二つの素子を使って保持することで、二つの不揮発性メモリ素子のしきい値電圧の差が小さくても確実にデータを読み出しことが可能になる。 - 特許庁 - To enable highly accurately detecting a synchronization pattern for representing the boundary of two-dimensional digital code, even if a pattern image changes its direction by 90° in embedding the two-dimensional digital code in the pattern image representing a bit value "1" by a symbol "/" and "0" by a symbol "backslash".
ビット値「１」を記号「／」、「０」を記号「＼」で表すパターン画像内に二次元デジタルコードを埋め込む場合に、パターン画像が９０°向きを変えても、当該二次元デジタルコードの境界を表す同期パターンが精度よく検出されることを可能とする。 - 特許庁 - When original data are distributively stored in two or more dispersed storage devices (backup sites) connected through a network, the data are read for each prescribed bit, the read data are divided into two or more divided data in a prescribed logic, and the data are transferred for each divided data to the two or more storage devices.
オリジナルデータをネットワークを介して接続された２以上の分散された格納装置（バックアップサイト）に分散格納する際に、データを所定ビット毎に読み出して、読み出されたデータを所定の論理で２以上の分割データに分割し、前記分割データ毎に前記２以上の格納装置に転送する。 - 特許庁 - A 2-bit shift circuit 207 shifts the absolute value of the smaller error signal by two bits, a 3-bit shift circuit 208 shifts the absolute value of the smaller error signal by three bits, and an adder 209 adds an output of the circuit 207 and an output of the circuit 208.
２ビットシフト回路２０７にて小さい方の誤差信号の絶対値を２ビットシフトし、３ビットシフト回路２０８にて小さい方の誤差信号の絶対値を３ビットシフトし、加算器２０９にて２ビットシフト回路２０７の出力と３ビットシフト回路２０８の出力とを加算する。 - 特許庁 - The image decoding apparatus is divided into two processing units of a bit stream decoding processing unit 1100 and an image decoding synchronous processing unit 1600, and a syntax analysis section for discriminating a type of parameter is prepared for both the bit stream decoding processing unit 1100 and the image decoding synchronous processing unit 1600.
画像復号装置において、ビットストリーム復号処理部１１００と画像復号同期処理部１６００の２個の処理部に分割し、ビットストリーム復号処理部１１００と画像復号同期処理部１６００の両方にパラメータの種類を判別する構文解析部を用意する。 - 特許庁 - This discriminating section 11 compares address data WA indicating an inputted write address with protect-data PA from the high-order bit with two bit unit, and outputs a valid signal WE permitting write-in of data and an invalid signal prohibiting write of data in response to the compared result.
この判定部１１は、入力される書き込みアドレスを示すアドレスデータＷＡとプロテクトデータＰＡを上位ビットから２ビット単位で比較し、その比較結果に応答して、データの書き込みを許可する有効信号ＷＥ、データの書き込みを禁止する無効信号ＷＮを出力する。 - 特許庁 - When embedding bit information 21 in an image frame F, for example, the bit information 21 is comprised of a pair of blocks 21a, 21b in which watermark data of different two portions are embedded, or a pair of a block 21a in which the watermark data are embedded and a block 21b in which a watermark data are not embedded.
例えば、ビット情報２１を画像フレームＦに埋め込む時には、該ビット情報２１を異なる２か所の位置の透かしデータを埋め込まれたブロック２１ａ，２１ｂのペア、または該透かしデータを埋め込まれたブロック２１ａと透かしデータを埋め込まれないブロック２１ｂのペアにより構成する。 - 特許庁 - This RAM is provided with memory cells in which each output of two inverters INV1, INV2 are made an input of the other inverter mutually, while which are connected to bit lines through selection transistors Q3, Q4, and a pre-charge circuit 30 pre-charging bit lines previously at the time of read-out of data.
２つのインバータＩＮＶ１，ＩＮＶ２の出力が互いの他のインバータの入力となるとともに選択トランジスタＱ３，Ｑ４を介してビット線と接続されたメモリセル、および、データ読み出しに際し予めビット線をプリチャージするプリチャージ回路３０を具備している。 - 特許庁 - A controller 2b reads the display data in the VRAM 2a, supplies driving signals to one of the three column electrodes based on the one bit of the read display data and supplies same driving signals to the other two electrodes of the three column electrodes based on the other one bit of the display data.
コントローラ２ｂは、ＶＲＡＭ２ａ内の表示データを読み出し、該表示データの１ビットに基づいて３本の列電極の１本に駆動信号を供給し、該表示データの他の１ビットに基づいて３本の電極の他の２本に同一の駆動信号を供給する。 - 特許庁 - The successive approximation A/D converter 110 can select at least two clock signals with different frequencies, and the selected clock signals are used to drive the variable bit depth successive approximation A/D converter with respect to applications each having different bit depth.
本発明に係る可変ビット深さ逐次近似アナログ／デジタルコンバータは、各々のビット深さのアプリケーションに対して当該可変ビット深さ逐次近似コンバータを駆動する目的で、相異なった周波数を有する少なくとも二つのクロック信号を選択することが可能である。 - 特許庁 - In the fuse circuit 10, two or more fuses (10a, 10b, 10c) are allocated to one-bit information, and when the cut state of any one of the fuses is detected, data corresponding to the cut state of the fuse is output for the one-bit information.
ヒューズ回路１０では、１ビットの情報に対して、２以上の複数のヒューズ（１０ａ，１０ｂ，１０ｃ）が割り当てられ、複数のヒューズのいずれか１つでも切断が検出されると、該１ビットの情報については、ヒューズの切断状態に対応するデータを出力する。 - 特許庁 - A memory cell array of the non-volatile semiconductor memory comprises memory cells 1 arranged in two-dimensional matrices, a plurality of memory word lines 2 which are arranged in rows and are connected to the gates of the memory cells 1, main bit lines 6 arranged in columns, and sub-bit lines 3, and source lines 11.
不揮発性半導体記憶装置のメモリセルアレイは、２次元の行列状に配置されたメモリセル１と、行方向に配置され、メモリセル１のゲートに接続された複数のメモリワード線２と、列方向に配置された主ビット線６，副ビット線３及びソース線１１とを備える。 - 特許庁 - An encryption device divides a plaintext m into two or more bit strings, generates a common key w determined by information containing a random number r, encrypts one-bit string divided from the plaintext m by using the common key w by a common key cryptosystem, and creates a first ciphertext c.
暗号化装置が、平文mを２つ以上のビット列にビット分割し、乱数rを含む情報によって定まる共通鍵wを生成し、共通鍵wを用い、共通鍵暗号方式によって、上記平文mから分割された１つのビット列を暗号化し、第１暗号文cを生成する。 - 特許庁 - A polarization extent is minimized by modulating a signal to simultaneously obtain two vertical polarized components within one bit and when performing the PMD, an NRZ (Non Return to Zero) signal is changed into an RZ (Return to Zero) signal, so that the bit interference caused by the polarizing mode dispersion is reduced.
１つのビット内に２つの垂直した偏光成分を同時に持つように信号を変調して偏光程度を最小化し、偏光モード分散が行われる場合、ＮＲＺ信号がＲＺ信号に変わるようにすることによって、偏光モード分散によるビット間の干渉を低減する。 - 特許庁 - A semiconductor memory is provided with at least one memory array comprising many word lines sharing a bit line sense amplifier section, and a test circuit 14 activating simultaneously at least two word lines out of many word lines sharing the bit line sense amplifier section.
半導体メモリ装置は、ビットラインセンスアンプ部を共有する多数のワードラインを含む少なくとも１つのメモリアレーと、テストモードにおいて、前記ビットラインセンスアンプ部を共有する多数本のワードラインのうち少なくとも２本のワードラインを同時に活性化させるテスト回路１４を具備する。 - 特許庁 - In the debug function-incorporated microcomputer, a DBG (debug unit) 3, when tracing the instruction bus 12 via an output bit width of 8 bits smaller than 32 bits of the bit width of the instruction bus 12, traces every 4 higher bits of two instructions parallel output to the instruction bus 12.
デバック機能内蔵型マイクロコンピュータにおいて、ＤＢＧ（デバックユニット）３は、命令バス１２のビット幅の３２ビットよりも少ない８ビットの出力ビット幅で命令バス１２をトレースする時、命令バス１２に並列出力される２つの命令を上位から４ビットづつトレースする。 - 特許庁 - A third bit is calculated according to a comparison result obtained by comparing a third output signal calculated on the basis of the two-dimensional input signal and a second angle with the reference value.
２次元入力信号及び第２の角度に基づいて算出した第３の出力信号を基準値と比較して得た比較結果に従って第３のビットを算出する。 - 特許庁 - To provide an error detection and correction method capable of detecting and correcting error on two-dimensional codes used for a hologram memory recording and reproducing apparatus by means of a parity bit.
ホログラムメモリ記録再生装置で用いられる２次元符号に対してパリティビットによる誤りの検出及び訂正を行うことのできる誤り検出及び訂正方法を提供する。 - 特許庁 - Information on one bit is recorded by making the memory into the third state or not, and information on two bits is recorded by making the memory into the first state or the second state or not.
上記の第３の状態にするかしないかにより、１ビットの情報が記録され、第１及び第２の状態にするかしないかにより、２ビットの情報が記録される。 - 特許庁 - To provide display of beautiful two-dimensional codes with homogeneity and a high sense of design, and to restore expressed bit strings in response to various situations.
２次元コードに対して、均質感があり、デザイン性に優れた美しい表示を有するとともに、表現されたビット列を多様な状況に対応して復元することを可能にする。 - 特許庁 - The DRAM circuit has a number of memory cells that do not require sequential access, and at least part of the memory cells has two or more memory cells for a single bit line contact.
ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。 - 特許庁 - The first storage sections 28 correspond to the redundant cell arrays 41 and store the replacement confirmation data which indicate whether the redundant cell arrays 41 conduct replacement or not using two bit nonvolatile memory cells.
第１格納部２８は、冗長セルアレイ４１に対応し、冗長セルアレイ４１が置換を行うか否かを示す置換確認データを２ビットの不揮発性メモリセルで格納する。 - 特許庁 - The dummy cell 109B includes two transistors 501 and 502 connected in series and in an off state, wherein one is connected to a constant voltage source and the other is connected to the replica bit line REPBL.
ダミーセル１０９Ｂが２つの直列に接続されたオフ状態のトランジスタ５０１、５０２を含み、片方を定電圧源に、もう片方をレプリカビット線ＲＥＰＢＬに接続する。 - 特許庁 - To provide an in-vehicle electronic controller which is used for controlling each of in-vehicle equipment and which can perform error processing according to the frequency of the detected two-bit error.
車載機器の各制御を行う車載電子制御装置に関し、検出した２ビットエラーの回数に応じたエラー処理を行うことができる車載電子制御装置を提供すること。 - 特許庁 - With two of the bit lines MBL11 to MBL6 paired, there are multiplexer circuits T1 to T12 to be selectively connected with a data bus pair of DB1 and DB2, and sense amplifiers AMP 1 and AMP 2 are connected to the data bus pair of DB1 and DB2 respectively.
ビット線MBL1〜MBL6の２本を１組として、デ−タバス対DB1、DB2と選択的に接続させるマルチプレクサ回路T1〜T12があり、デ−タバス対DB1、DB2の夫々にはセンスアンプAMP1、AMP2が接続される。 - 特許庁 - A memory cell array 1 is configured by arranging in matrix a plurality of memory cells storing data of two or more bits, and includes a plurality of bit lines and word lines connected to the memory cells.
メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。 - 特許庁
- 特許庁
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- 大規模オープンソース日英対訳コーパス
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