「Two-Bit」を含む例文一覧(746)
＜前へ 1 2 .... 5 6 7 8 9 10 11 12 13 14 15 次へ＞- Transformation object data in a space frequency region and one-dimensional inverse transformation data and two-dimensional inverse transformation data in a space region are stored and accessed by using a storage means with a shift array form by using the difference of bit sizes and the difference of existing time when executing two-time one-dimensional inverse transformation operations.
シフトアレイ形式の格納手段を用いて、空間周波数領域における変換対象データと、空間領域における１次元逆変換済みデータおよび２次元逆変換済みデータを、２回の１次元逆演算を実行する際のそれらのビット・サイズの相違および存在時間の相違を利用して格納およびアクセスする。 - 特許庁 - The transmitter includes a puncturing part (20) for puncturing two continuous bits over two code sequences with respect to the successively generated code sequences, based on an information sequence; and a modulation mapping part (30) for performing mapping for modulation, with respect to a bit string which is obtained by puncturing by the puncturing part (20).
本発明にかかる送信装置は、情報系列に基づいて順次生成される符号系列に対して、２つの符号系列に跨った連続する２ビットをパンクチャリングするパンクチャリング部（２０）と、パンクチャリング部（２０）がパンクチャリングを実行して得られたビット列に対して変調のためのマッピングを行う変調マッピング部（３０）と、を備える。 - 特許庁 - While a bit line is pre-charged by two different voltage being the exact opposite each other having a first voltage value and a second voltage value, read-out can be performed in a memory cell, two voltage values obtained in this case are attained by enabling buffer to a first or a second capacitor respectively before these two voltage values are supplied to an evaluator to be compared.
上記課題は、本発明によれば、ビットラインが２つの互いに異なる正反対の電圧に第１の電圧値及び第２の電圧値によってプリチャージされている間に、メモリセルは次々に読み出し可能であり、この場合に得られる２つの電圧値は、これら２つの電圧値が互いに比較されるために評価器に供給される前に、それぞれ第１の乃至は第２のキャパシタンスにバッファ可能であることによって解決される。 - 特許庁 - The ink droplet-stuck substrate is solidified to fix a fine metallic particle in the ink droplet to the substrate 10 so that a couple of two-dimensional code displays based on the same bit map data can be plotted on the same substrate 10 in the positions different from each other.
そして、インク滴が付着した基板を固化処理させることにより、インク滴内の金属微粒子を基板１０に固着させ、同一の基板１０に対して同一のビットマップデータに対する二つの二次元コード表示がそれぞれ異なる位置に描画される。 - 特許庁 - The print page data stored in the rotation buffer 7 is subjected to data conversion according to rotation information and 8 bit print page data is read out simultaneously for two lines from the rotation buffer 7 and then written in page memories 14 and 15 for odd and even lines simultaneously.
回転バッファ７に格納されている印刷ページデータを回転情報に従いデータ変換すると共に、回転バッファ７から８ビットの印刷ページデータを２ライン分同時に読み出し、奇数ライン用及び偶数ライン用ページメモリ１４、１５に同時に書き込む。 - 特許庁 - When reproduction is performed, scattered light is emitted from a recording region in the layer of one recording layer 4 by making plane light incident from an end surface of the core layer 3 and reproduction of information in two-dimensional bit units is performed by imaging the emitted scattered light.
また、再生時には、平面光をコア層３の端面から入射することで、ある１つの記録層４の層内の記録領域から散乱光が出射され、出射される散乱光を撮像することで、二次元でビット単位での情報の再生を行う。 - 特許庁 - To sufficiently suppress data error occurrence and an increase of EMI with simple constitution by a communication system including a transmission means of transmitting a plurality of bit signals through two or more predetermined communication lines each time one clock is generated.
クロックが１クロック生成される毎に、予め定められた２以上の通信ラインにより複数のビット信号を送信する送信手段を備える通信システムにおいて、簡単な構成により、データ化けが発生することやＥＭＩが大きくことを十分に抑制する。 - 特許庁 - A two-dimensional reversible coding circuit 54 encodes the data on the number of non-0 coefficients, TotalCoeff of a subblock away from a direct current component by selecting conversion table data for assigning the encoding code of a short bit length to data on the number of non-0 coefficients indicating zero.
２次元可逆符号化回路５４は、直流成分から遠いサブブロックの非０係数個数データＴｏｔａｌＣｏｅｆｆを、０を示す非０係数個数データに短いビット長の符号化コードを割り当てる変換表データを選択して符号化する。 - 特許庁 - A word line (e.g. WL3A) connected electrically to one side (e.g. MC1) of two memory cells constituting one bit and a word line (e.g. WL3B) connected electrically to the other side (e.g. MC2) are arranged in mutually opposite sides which hold the sense amplifier in between.
１ビットを構成する２つのメモリセルの一方（たとえばＭＣ１）に電気的に接続されたワード線（たとえばＷＬ３Ａ）と、他方（たとえばＭＣ２）に電気的に接続されたワード線（たとえばＷＬ３Ｂ）とはセンスアンプを挟んで互いに逆側に配置されている。 - 特許庁 - In at least two mobile communication devices capable of direct data communication based on radio wave, one of the devices transmits inspection data (BER (bit error rate) data), while the other device receives the BER data and loop it back to one device.
電波を用いた直接的なデータ通信が可能な、少なくとも２以上の移動体通信機器において、一方の移動体通信機器から検査用データ（ＢＥＲデータ）を送信し、他方の移動体通信機器において当該ＢＥＲデータを受信し、折返す。 - 特許庁 - The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.
センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁 - To provide an image processing method and apparatus for enhancing the quality of a printed image without degrading performance or throughput of an entire printer by simulating two-bit pel printing on a bi-level printer using intelligent double dotting.
インテリジェント・ダブル・ドッティングを使用するバイレベル・プリンタにおける２ビット・ペルの印刷をシミュレートすることによって、プリンタ全体のパフォーマンス又はスループットを低下させることなく印刷イメージの品質を向上させるためのイメージ処理方法及び装置を提供する。 - 特許庁 - A memory controller 105 imparts transaction into one of two queues of a single queue 109 and a group queue 110 according to the value of the group bit, and a control unit 112 controls so as to continuously extract the plurality of grouped transactions in accessing an SDRAM 107.
メモリコントローラ１０５はグループビットの値によって単独キュー１０９とグループキュー１１０の２つのキューのうち一方にトランザクションをいれ、ＳＤＲＡＭ１０７へアクセスする際に制御部１１２がグループ化された複数のトランザクションを連続して取り出すよう制御する。 - 特許庁 - To inexpensively provide an HDLC control circuit realizing support of an HDLC bit synchronous system in a network terminal by using an existing LSI (gate array) performing a two layer processing for supporting an HDLC octet synchronous system.
ネットワーク終端装置におけるＨＤＬＣ制御回路に関するものであり、ＨＤＬＣオクテット同期方式をサポートするレイヤ２処理を行う既存のＬＳＩ（ゲートアレイ）を用い、ＨＤＬＣビット同期方式のサポートを可能とする回路を低コストで実現する。 - 特許庁 - A conversion table storing means 1a which is divided into one or more regions where power-of-two information pieces are respectively stored, stores a conversion table in which the character code is related to an index value of the minimum bit length, which discriminates individual character code for each region.
変換テーブル記憶手段１ａは、それぞれ２のべき乗個の情報を格納する１以上の領域に分割され、文字コードと各領域で個々の文字コードを識別する最小ビット長のインデックス値とを対応付ける変換テーブルを記憶する。 - 特許庁 - A curve generator 108 and a data regenerator 109 generates the curve passing the two discrete data positions by using the heterogeneous data to which the first-order differential value is added to generate M-bit discrete data which are arranged at time intervals 1/fs2 based upon respective curves.
曲線生成部１０８およびデータ再生部１０９は、１階微分値が付加された不均質データを用い、２つの離散データ位置を通過する曲線を生成し、各曲線に基づいて１／ｆs2の時間間隔で並んだそれぞれＭビットの離散データを生成する。 - 特許庁 - Internal read-out operation is started before timing of an external input clock of which the least significant bit A0 of address data is recognized for normal output timing of read-out data, and data on continued two or more logical addresses are read out simultaneously.
読み出しデータの通常の出力タイミングに対して、内部読み出し動作を、少なくともアドレスデータの最下位ビットＡ０が認識される外部入力クロックのタイミングより前に開始させ、二つ以上の連続する論理アドレス上のデータを同時に読み出させる。 - 特許庁 - Further, the method includes inputting the first portion to a first segment of a first four-to-two compressor, performing a first four-to-two compression operation on the first portion to generate a first set of results having a first row and a second row that is offset one bit from the first row, and carrying in a first value of one to complete a first two's complement operation.
更に、この方法は、第１の部分を、第１の４対２コンプレッサの第１のセグメントへ入力することと、第１の部分について、第１の４対２圧縮演算を実行し、第１のロウと、第１のロウから１ビットオフセットした第２のロウとを有する第１の結果のセットを生成することと、１からなる第１の値を送り、第１の２の補数演算を達成することとを含む。 - 特許庁 - The resistance change memory device includes a number of memory cells, each having two transistors parallel connected between the first node and connection node and a variable resistance element at least in two different resistance states with its one end connected to the connection node, and arranged in a matrix consisting of a first axis and a second axis; and a number of bit lines BL.
抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。 - 特許庁 - The algorithm variable type encryption device comprises a round function for executing prescribed processing for two or more times, and the round function comprises a part where the algorithm varies and a part where it is fixed at all times corresponding to input key bit information.
所定の処理を複数回実行するラウンド関数から構成されるアルゴリズム可変型暗号装置であって、前記ラウンド関数が、入力される鍵ビット情報に応じて、アルゴリズムが可変する部分と常に固定の部分とから構成されるアルゴリズム可変型暗号装置である。 - 特許庁 - The arithmetic of the quantum computer is decomposed and provided as combination of basic arithmetic to the states of two terminals for realizing the general q-bit converted from M input variables by a converting circuit by using the circuit for realizing each of basic arithmetics.
変換回路によりＭ入力変数から変換された一般化されたｑ−ビットを実現する２ 端子の状態に対する基本的演算の組み合わせとして量子コンピュータの演算を分解し実現させるとともに、各基本的演算を実現させる回路を用いて実現させた。 - 特許庁 - In modulation/ demodulation parts 13 and 23, the burst period of a large amplitude is detected out of signals mutually transmitted between an OCU 1a and a DSU 6 and at the interval of one burst cycle, the binary data of one bit are superimposed on the large amplitude burst period in correspondence with the sine wave of two wavelengths.
変復調部１３、２３では、ＯＣＵ１ａとＤＳＵ６との間で相互伝送される信号うちの大振幅のバースト期間を検出し、バースト一周期毎に１ビットの二値データを二波長の正弦波に対応させ大振幅バースト期間に重畳する。 - 特許庁 - The property that pixels having a value 1 and a value 0 are different in arrangement between the two kinds of array substitution images is used to embed 1-bit discrimination information in respective array substitution images, and image data of array substitution images having the discrimination information embedded are outputted to obtain printed matter.
前記二種類の配列置換画像の間で１の値の画素と０の値の画素の配置が異なる性質を利用して各配列置換画像に１ビットの識別情報を埋め込み、識別情報を埋め込んだ配列置換画像の画像データを出力して印刷物を得る。 - 特許庁 - Alternatively, a ΔΣ converter converts the three-phase current detection signal into time-sequence data in 1-bit for each phase, and a combination of the time-sequence data is subjected to a three-phase/two-phase conversion or a rotating coordinate operation by an adder/subtracter to detects a signal in which the PWM ripple component is suppressed.
または、３相電流検出信号をΔΣ変調器で各相１ビットの時系列データに変換し、これら時系列データの組み合わせにより、加減算器を用いて３相／２相変換や回転座標演算によってＰＷＭリプル成分を抑制した検出をする。 - 特許庁 - The SRAM cell has NMOS drive transistors MDB and MDT and PMOS load transistors MLB and MLT as with a conventional 6 transistor SRAM cell, configures two CMOS inverters connected to a power line VDD and a ground line VSS, and holds data of one bit by positive feedback of cross-couple connection of the inverter pair.
ＳＲＡＭセルは、従来の6トランジスタＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB,MDT及びＰＭＯＳのロードトランジスタMLB,MLTを備え、電源線VDDとグランド線VSSに接続される２個のＣＭＯＳインバータを構成し、そのインバータ対のクロスカップル接続での正帰還により１ビットのデータを保持する。 - 特許庁 - When 32 curve patterns are prepared for curve pattern approximation, the curve patterns can be expressed with 5-bit data as coordinates of two points of the start point and the end point and pattern numbers, and the Bezier curve can be expressed with a small data amount by effectively using three processes.
また曲線パターン近似では３２通りの曲線パターンを用意した場合、開始点、終了点の２点の座標とパターン番号として５ビットのデータで表すことができ、３つの工程を有効に用いることでベジェ曲線を少ないデータ量で表すことが可能となる。 - 特許庁 - Accordingly, a primitive 42, which is found present by means of a border box 43, in two of four tiles that form the 2×2-tile set 40 is also related to a tile coverage bit map in a form of "0101" which shows that the primitive 42 is situated at the tiles "1" and "3" of the 2×2-tile group 40.
したがって、2×2のタイルの組40を形成する4つのタイルのうちの2つの中に存在することが、その境界ボックス43によって分かるプリミティブ42がまた、2×2のタイルの群40のうちのタイル「1」および「3」に位置していることを示す形「0101」のタイルカバレージビットマップと関連付けられる。 - 特許庁 - A thermometer code conversion section 3 and an even/odd bit changeover section 4 divide the output level of a 1st digital signal generated from a quantizer 1 so as to be expressed as a sum of output levels of 2nd and 3rd digital signals which are each two halves of the output level of the 1st digital signal or integers close to them.
サーモメータコード変換部３、偶奇ビット切換部４によって量子化器１の発生する第１デジタル信号の出力レベルを２等分またはそれに近い整数値の出力レベルの第２、第３デジタル信号の出力レベルの和で表されるように分割する。 - 特許庁 - Then based on each bit data forming the character data extended into the binary column, each differential vector constituting embroidery data is divided by either of two kinds of divided pattern preliminarily allocated with '0' or '1' and the divided differential vector is inserted into data column (S13).
そして、２進列に展開された文字データを構成する各ビットデータに基づいて、刺繍データを構成している各差分ベクトルを、予め「０」または「１」が割り当てられた２種類の分割パターンのいずれかによって分割し、分割された差分ベクトルをデータ列に挿入する（Ｓ１３）。 - 特許庁 - A method for watermarking in the video image sequence includes the execution steps (11-16) for obtaining a watermarked motion vector, by inserting at least one watermark-in bit in at least one motion vector 51 obtained by the motion estimation between two images in the sequence concerned.
ビデオ画像のシーケンスに透かしを入れる方法は、該シーケンスの内の二つの画像同士間で動きの推定することによって得られた少なくとも一つのモーションベクトル５１中に少なくとも一つの透かし入れビットを挿入して、透かしが入ったモーションベクトルを得るステップ（１１〜１６）を実施する。 - 特許庁 - Modulation and demodulation processing parts 13 and 23 detect the burst period of small amplitude in a signal mutually transmitted between an OCU 1a and DSU 6, make 1-bit binary data correspond to a sine wave of a two-wavelength, to be superimposed on the small amplitude burst period in each burst cycle.
変復調処理部１３、２３では、ＯＣＵ１ａとＤＳＵ６との間で相互伝送される信号うちの小振幅のバースト期間を検出し、バースト一周期毎に１ビットの二値データを二波長の正弦波に対応させ小振幅バースト期間に重畳する。 - 特許庁 - This differential coding circuit 100 comprising a 1-bit 2-stage serial parallel conversion circuit 110, a two-digit binary adder 130, N-stage delay registers 141, 142, and exclusive OR circuits 120, 150 can conduct differential coding with time delays of the N-stage delay registers 141, 142 only.
１ビット２段の直並列変換回路１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される差動符号化回路１００は、Ｎ段遅延レジスタ１４１及び１４２の時間遅延のみで差動符号化ができる。 - 特許庁 - In this counter test circuit for testing counters 3, 4 constituted by connecting two four-bit counters longitudinally, a load pulse generating part 2 generates a load pulse of the counters 3, 4 from a test mode signal for showing a test mode of the counters and a counter load pulse test input signal inputted from an external terminal.
４ビットのカウンタを２個縦列接続して構成したカウンタ３，４をテストするカウンタテスト回路で、ロードパルス生成部２は、カウンタのテストモードを示すテストモード信号と外部端子により入力されるカウンタロードパルステスト入力信号とからカウンタ３，４のロードパルスを生成する。 - 特許庁 - In this case, since no carry to be generated from a lower bit is added to a partial addition result, two kinds of memories among memories 103 to 106 are specified and operated by assuming both presence/absence of the carry and its result is selected and outputted by a multiplexer 107.
このとき、部分加算結果には下位のビットから発生する桁上げが足されていないため、桁上げの有り／無しの両方を想定して１０３から１０６のメモリの中から２種類のメモリを特定して動作させ、その結果をマルチプレクサ１０７で選択して出力する。 - 特許庁 - When the bit number of an error signal ERR2 is n, and the magnitude of the error signal ERR2 is a (a is an integer) in decimal notation, a pulse width modulator 14 generates a PWM signal Spwm as k pieces (k is two or larger integers) of continuous sub-pulse set.
エラー信号ＥＲＲ２のビット数がｎであり、エラー信号ＥＲＲ２の大きさが１０進数表記でａ（ａは整数）であるとき、パルス幅変調器１４は、ＰＷＭ信号Ｓｐｗｍを連続するｋ個（ｋは２以上の整数）のサブパルスの集合として生成する。 - 特許庁 - Time data contained in an encoding bit stream are successively retrieved from a plurality of header data in the same frame, and when the same time data are detected from time-base consecutive two or more header data, the time data are regarded as the time data of the frame.
符号化ビットストリームに含まれる時間情報を同一フレーム内の複数のヘッダ情報から順次探索し、時間的に連続する二つ以上のヘッダ情報から同一の時間情報が検出された場合に、その時間情報を当該フレームの時間情報とする。 - 特許庁 - The number of lines of wirings from gate decoders to sub-decoders which is a factor of determination of layout area is decreased and layout area of X system peripheral circuits is reduced by constituting so that sub-decoders 30 of one block being a control unit of bit lines are controlled by two main decoders 10.
ビット線の制御単位である１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、レイアウト面積の決定要因となっていたゲートデコーダからサブデコーダへの配線ＳＧの本数を減らし、Ｘ系周辺回路のレイアウト面積を低減する。 - 特許庁 - The look-up parts 3, 5, and 7 perform retrieval from tables in corresponding table storage parts 2, 4, and 6 by using as indexes the inputted two-bit sequences and 'table addresses' from precedent look-up parts and find and output 'code-length calculation parameters' and 'decoded value calculation parameters' to a computing element 8.
各ルックアップ部３,５,７は、順次、入力される２ビットのビット列と前段のルックアップ部からの「表アドレス」とをインデックスとして対応するテーブル格納部２,４,６のテーブルを検索して、「符号長算出パラメータ」と「復号値算出パラメータ」とを求めて演算器８に出力する。 - 特許庁 - The hardware can remarkably be reduced with an error smaller than a fraction of an output LSB by eliminating a MSB bit in an internal expression, truncating two least significant bits(LSB) and rounding of a 3rd LSB in each stage of an 8-tap FIR filter 100.
各ステージにおいて内部表現内の１ＭＳＢビットを除去し最下位（ＬＳＢ）２ビットを打ち切り８タップＦＩＲフィルタ１００の各ステージにおいて第３のＬＳＢを丸めることにより、出力ＬＳＢの分数よりも小さい誤差でハードウェアの著しい低減が達成される。 - 特許庁 - In one embodiment, an enhanced resolution mode which uses a bi-level printer's 1,200 dpi mode to print 600 dpi, two bit/pel images, results in an image having higher resolution quality than rendering the image using traditional halftone methods at either 600 dpi or 1,200 dpi.
１つの実施例では、バイレベル・プリンタの１２００dpiモードを使用して６００dpi ２ビット／ペルのイメージを印刷する解像度向上モードの結果、６００dpi 又は１２００dpi における伝統的なハーフトーン化方法を使用してイメージをレンダするよりも高い解像度の品質を持ったイメージが生じる。 - 特許庁 - The latch circuit 1 constituted of two inverters connected in inversely parallel so as to operate as a storage element holding data of one bit is a latch circuit for testing a power source which reverses surely a stored and held logic value when power source voltage is dropped from the rated voltage to the prescribed voltage.
１ビットのデータを保持する記憶素子として働くように逆並列に接続された二つのインバータで構成されるラッチ回路１は、電源電圧が定格電圧から所定の電圧に低下したときに記憶保持する論理値を確実に反転させる電源検査用ラッチ回路である。 - 特許庁 - The writing voltage control circuit 104 changes the voltages to V0 and VP different from each other to be applied to two bit lines when writing data 1, but changes them to the same V0 and V0 or to VP and VP when writing data 0.
書き込み電圧制御回路１０４は、データ１を書き込むとき、２つのビット線に印加する電位を互いに異なる電位Ｖ０及びＶＰに制御する一方、データ０を書き込むとき、２つのビット線に印加する電位を、互いに同じ電位Ｖ０及びＶ０、又は、ＶＰ及びＶＰに制御する。 - 特許庁 - Consequently, optical pulses having the adjacent wavelengths are delayed one bit in two repeater sections and red chirping generated in the 1st repeater section and blue chirping generated in the 2nd repeater section cancel each other, so that the waveform distortion due to phase intermodulation is reduced.
これにより、隣接波長の光パルスが２つの中継区間で１ｂｉｔ遅延するようになって、第１中継区間で発生するレッドチャーピングと第２中継区間で発生するブルーチャーピングが互いに打ち消し合い、相互位相変調に起因した波形歪みが低減されるようになる。 - 特許庁 - The decoder decodes codes having a minimum inversion interval 3T where T is the bit spacing and the continuous length nT of other symbols successively inserted between identical symbols in a code series composed of two symbols is defined as a specified length.
２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他のシンボルの長さである連続長ｎＴが所定の規定長として規定され、ビット間隔をＴとすると最小反転間隔が３Ｔである符号を復号する復号装置である。 - 特許庁 - In a 3Tr.NAND having a cell unit consisting of one memory cell and two select-gate transistors holding it between them, when rewriting of data of a byte unit is performed, at the time of erasing, a potential of a bit line or a source line can be set in byte units, and erasing in byte units can be performed.
１個のメモリセルとこれを挟み込む２個のセレクトゲートトランジスタとからなるセルユニットを有する３Ｔｒ．ＮＡＮＤにおいて、バイト単位のデータ書き換えを行う場合に、消去時に、ビット線又はソース線の電位を、バイト単位で設定できるようにし、バイト単位の消去を可能にする。 - 特許庁 - Concerning input PCM data 101 of input p bits, the two output data, corresponding to the nearest representative point to the input PCM data 101 are acquired, by acquiring an high order q-bit value and referring the distortion conversion table 18, on the basis of the value.
入力されたｐビットの入力ＰＣＭデータ１０１について、上位ｑビットの値を取得し、この値をもとにディストーション変換テーブル１８を参照することで、入力ＰＣＭデータ１０１に最も近い代表点に対応する２個の出力データを取得する。 - 特許庁 - A decompression conversion processing part 92 constituting the exposure part 72 develops the image-processed run-length data stored in the buffer 90 on bit map data, transmits the developed data to a DMD controller 42 via a buffer 94 and drives a DMD 36 to expose and record a two-dimensional image on a substrate.
露光部７２を構成する解凍変換処理部９２は、バッファ９０に格納された画像処理後のランレングスデータをビットマップデータに展開し、バッファ９４を介してＤＭＤコントローラ４２に送信し、ＤＭＤ３６を駆動して基板に二次元画像を露光記録する。 - 特許庁 - The radar apparatus for vehicle is provided with a zero-cross comparator 95 for outputting comparison signals indicating two different states for every channel as a configuration to replace a conventional A/D conversion circuit and an integration part 77 for integrating one-bit digital data for every channel as a configuration to replace a conventional integration circuit.
従来のＡ／Ｄ変換回路に代わる構成として、２つの異なる状態を示す比較信号をチャンネル毎に出力するゼロクロスコンパレータ９５を備え、また、従来の積算回路に代わる構成として、１ビットのデジタルデータをチャンネル毎に積算する積算部７７を備えている。 - 特許庁 - The decoding apparatus for decoding an LDPC code by using the message passing algorithm includes a check node processing computing element that treats the message to be a logarithmic likelihood ratio wherein the real number "a" of a power of two is used for the base, receives a message Q_m, n from a bit node, and calculates a message R_m, n from the check node.
メッセージパッシングアルゴリズムを用いてＬＤＰＣ符号を復号する復号装置は、メッセージを、２の冪乗からなる実数ａを底とした対数尤度比とし、ビットノードからのメッセージＱ_ｍ，ｎを受け取り、チェックノードからのメッセージＲ_ｍ，ｎを算出するチェックノード処理演算器を有する。 - 特許庁 - The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.
本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁
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