「Two-Bit」を含む例文一覧(746)
＜前へ 1 2 .... 5 6 7 8 9 10 11 12 13 14 15 次へ＞- One dispersion area 10b out of two dispersion areas 10a, 10b which two shared switch transistors constituting a shared switch circuit have is shared as one dispersion area 10b of two pre-charge transistors constituting a bit line pre-charge circuit.
シェアドスイッチ回路を構成する２個のシェアドスイッチトランジスタが持つ２つの拡散領域１０ａ、１０ｂのうち一方の拡散領域１０ｂは、ビット線プリチャージ回路を構成する２個のプリチャージトランジスタの一方の拡散領域１０ｂとして共用される。 - 特許庁 - In the case of raising a gain for two bits for instance by bit shift for video signals, the signals of two bits corresponding to signal amplitude change are generated by a signal generator 110 and added to the lower two bits of the video signals after gain correction and required video signals are obtained.
映像信号について、ビットシフトにより例えば２ビット分だけゲインを上げる場合、信号発生器１１０により信号振幅変化に対応した２ビットの信号を生成し、ゲイン補正後の映像信号の下位２ビットに加算し、所要の映像信号を得る。 - 特許庁 - A user equipment (UE) receives a radio signal of a high speed shared control channel including information to show a N bit field including a cyclic redundancy check (CRC) of N bit added to an UE identification of N bit with two as a rule and at least one high speed downlink sharing channel (Step 4).
２を法としてＮビットのＵＥ識別に加算されたＮビットの巡回冗長チェック（ＣＲＣ）を含んでいるＮビットフィールド及び少なくとも一つの高速ダウンリンク共有チャンネルを示す情報を含んでいる高速共有制御チャンネルの無線信号をユーザ装置（ＵＥ）により受信する（ステップ４）。 - 特許庁 - There is provided four 2 input selection circuits 50 to 53 for selecting one of two inputs in response with complementary high-order 1 bit selection D2 and *D2 among 3 bit selection signals, and 4 input selection circuits 24A for selecting the inputs in response with complementary low-order 2 bit selection signals D1, *D1, D0, and *D0.
３ビット選択信号のうちの相補的な上位１ビット選択信号Ｄ２及び＊Ｄ２に応答して、２入力の一方を選択する４個の２入力選択回路５０〜５３と、相補的な下位２ビット選択信号Ｄ１、＊Ｄ１、Ｄ０及び＊Ｄ０に応答して選択する４入力選択回路２４Ａとを備えている。 - 特許庁 - In decoding, a context address generation part 202 selects and outputs one of context address, when the bit adjacent to a previously generated target bit to the left is '0' and '1' according to the state of the decoded bit output of the two-dimensional entropy encoder decoder 30 to read context data out of a context table 209.
復号化時に、２元エントロピ符号復号器３０の復号ビット出力の状態に応じて、コンテキストアドレス生成部２０２より、予め生成したターゲットビットの左隣ビットＣが”０”の場合と”１”の場合のコンテキストアドレスの一方を選択して出力し、コンテキストテーブル２０９からコンテキストデータを読み出す。 - 特許庁 - To resolve the problem of memory cell region size increase and large increase of memory cell array region, in the case that the size of the memory cell region increases in the row direction, caused by the influence of the connection hole for connecting a first layer bit line and a second layer bit line in a semiconductor memory device constituted by the bit lines of two layers.
２層のビット線で構成される半導体記憶装置において、第１層のビット線と第２層のビット線を接続する接続孔の影響により、メモリセル領域の行方向のサイズ大きくなる場合に、メモリセル領域のサイズが拡大し、さらにはメモリセルアレイ面積が大幅に拡大する。 - 特許庁 - To provide an optical phase modulation evaluation device capable of measuring a relative bit-phase difference of an optical phase modulation signal highly accurately by providing two bit delay interferometers as optical phase wave detectors of the optical phase modulation signal, and setting the bit delay interferometers to have a predetermined phase difference.
光位相変調信号の光位相検波器としてビット遅延干渉計を２つ備えるとともにそれらのビット遅延干渉計間に所定の光位相差を持たせることによって、光位相変調信号の相対ビット間位相差の測定を高精度に行える光位相変調評価装置を提供する。 - 特許庁 - Gate electrodes 103a and 103b of two drive transistors are formed as extended in a direction of a bit line and a common gate electrode 103c common to the both two transmission transistors is formed between these gate electrodes, so that the length of the cell in the bit line direction is shorter than the length of the cell in a word line direction.
２つの駆動トランジスタのゲート電極１０３ａ，ｂがビットライン方向へ伸延するように形成してあり、これらゲート電極間に２つの伝送トランジスタ共通の共通ゲート電極１０３ｃが形成されることで、ビッライン方向の長さがワードライン方向の長さよりも短くなっている。 - 特許庁 - When a burst error occurs during communication of voice data, a basic unit allocated to the voice data is extended to two slots and if a bit length of the burst error does not exceed a predetermined bit length, a first control means allocates the voice data to each of the two slots to communicate the data.
音声データの通信の際、バースト誤りが発生する場合には、音声データに割り付けられる基本単位を２つのスロットに拡張して、バースト誤りのビット長が規定のビット長を越えない場合、第１制御手段により、２つのスロットの各々に対して音声データを割り付けて通信を行う。 - 特許庁 - The in-vehicle electronic controller 3 includes: an abnormality detection means for detecting the two-bit error when data reading processing for reading control data form a storage device is performed; an interruption means for performing interruption processing on the data reading processing when the two-bit error is detected; and a first count means for counting the interruption processing.
車載電子制御装置３は、メモリ装置から制御データを読込むデータ読込み処理を実行する際に２ビットエラーを検出する異常検出手段と、２ビットエラーを検出した場合、データ読込み処理に対する割込み処理を実行する割込み手段と、割込み処理をカウントする第１カウント手段とを備える。 - 特許庁 - While a first signal train comprising the data bit group of two or more digits indicating the rotation angle of a detection object outputted from the absolute encoder is changed in either increasing or decreasing direction, when the bits of the lower orders are not changed while the N-th bit of the signal train is changed for two or more times, the abnormality is judged.
アブソリュートエンコーダから出力される検出対象の回転角度を表す複数桁のデータビット群からなる第１の信号列が増減いずれかの一方向に変化しているときに、この信号列のＮビット目が２回以上変化する間に、それより下位のビットに変化がなければ、異常と判定する。 - 特許庁 - In a MixColumn transformation circuit, the transformation results of MixColumn transformation or InvMixColumn transformation is obtained by disposing two operational circuits, each comprising four multipliers and an XOR circuit, in parallel and processing 32-bit data in two cycles, or by processing 32-bit data with a single operational circuit in four cycles.
ＭｉｘＣｏｌｕｍｎ変換回路において、４つの乗算器とＸＯＲ回路から構成される演算回路を２個並列に設けて、３２ビットデータを２サイクルで処理するか、あるいは、単一の演算回路で３２ビットデータを４サイクルで処理することで、ＭｉｘＣｏｌｕｍｎ変換またはＩｎｖＭｉｘＣｏｌｕｍｎ変換の変換結果を得る。 - 特許庁 - An acoustic signal is divided in each prescribed section and a state of a low frequency component in the prescribed section is changed in accordance with two bits to be embedded and eight values to be obtained according to positions in one word of two-bit added information.
音響信号を所定区間に区分し、埋め込むべき２ビットおよびこの２ビットの付加情報の１ワード内の位置によりとり得る８値に応じて、前記所定区間の低周波成分の状態を変更する。 - 特許庁 - This solves the problem that, if a composite portable terminal supporting communication specifications using different frequencies is provided with two antennas for meeting the respective communication specifications, there is the possibility that a radio interference occurs between the antennas to increase a bit error, etc. and hence the two antennas must be possibly widely separated from each other.
給電端子２３から送信を行うと、誘導電流が生じ給電端子のないエレメント２にも電流が誘起され、両方の共振周波数にて励振されアンテナとして動作する。 - 特許庁 - The column address decoder 12 commences reading out two candidate data for the first bit by inputting the two candidate data to the sense amplifiers SA_M0 and SA_M1, respectively before all bits of the column address signal are established.
カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 - 特許庁 - A method for representing one image in low gradation between two images for stereo viewing, embedding the image in a low bit part of luminance information of the other image and storing the information of the two image as one image, is provided.
ステレオ視を行うための２枚の画像のうち、片方の画像を低階調で表し、他の画像の輝度情報の低ビット部に埋め込み、２枚の画像情報を１枚の画像として蓄積する方法である。 - 特許庁 - The data recording and reproducing device employs a method where two kinds of dummy packets are prepared and the packet is inserted at recording and a method where a bit rate of a stream at recording and a bit rate of the stream at reproduction are respectively set to different values and attached data are inserted to the stream during reproduction.
ダミーパケットを２種類用意して、記録時にパケットを挿入する方法と、記録する時のストリームのビットレートと再生するときのビットレートを異なる値に設定し、再生する際に、付随データを挿入する方法を用いる。 - 特許庁 - In this semiconductor memory, the number of main bit lines 16 and the number of main bit lines 17 are made equal respectively for two kinds of memory sub-arrays of which an erasure unit or a write unit is different, and the number of main work lines 14 are changed respectively.
本発明の半導体記憶装置は、消去または書込み単位の異なる２種類のメモリサブアレイに対して、各々におけるメインビット線１６およびサブビット線１７数を同じにし、各々におけるメインワード線１４数を変える。 - 特許庁 - Further, two sub-array groups 178a, 17b are constituted of plural sub-arrays 12, global bit lines 16 of one side of the sub- array groups 17a, 17b are connected respectively to local bit lines 14b of the other side of the sub-array groups 17a, 17b.
さらに、複数のサブアレイ１２により２つのサブアレイ群１７ａ，１７ｂを構成し、一方のサブアレイ群１７ａ，１７ｂのグローバルビット線１６と他方のサブアレイ群１７ａ，１７ｂのローカルビット線１４ｂとを、それぞれ接続してなる構成とされている。 - 特許庁 - Two wordlines in the wordline 34 group are simultaneously selected on prescribed conditions by using column decoders 31 and 32, stored data of the selected memory cell 20 is read to the bit line 35 group and the bit line 36 group simultaneously.
行デコーダ３１、３２などを用いて、ワード線３４群のうちの２つのワード線を所定の条件で同時に選択し、この選択されたメモリセル２０の格納データを、ビット線３５群とビット線３６群とに同時に読み出すようになっている。 - 特許庁 - The first probability value is obtained by adding the value of each symbol of a modulation alphabet including the same first bit value in the same bit position of the symbol according to an overall probability density function, where each symbol of the modulation alphabet represents at least two bits.
第１の確率値は、シンボルの同じビット位置に同じ第１のビット値を含む変調アルファベットの各シンボルの全体的な確率密度関数に応じた値を加算することにより得られ、変調アルファベットの各シンボルは少なくとも２ビットを表す。 - 特許庁 - The image data R which are not subjected to the separation processing and the high-order bit data of the separated data GB are used for address data, for reading cross-referenced table values from a color correction table and by using the table values, and the separated low- order bit data, a two-dimensional interpolation arithmetic operation is carried out.
分離処理を施さない画像データＲと分離されたＧＢの上位ビットデータとをアドレスデータとして色補正テーブルから対応するテーブル値を読み出し、テーブル値と分離された下位ビットデータとを用いて２次元補間演算を行う。 - 特許庁 - Two time constant circuits as a 6-bit shift circuit 26 and a 2-bit shift circuit 27 are provided with a time constant switching part 26 in an ACC (auto color calibration) circuit 8, a switch 25 is switched by killer discrimination data output from a color killer circuit 9.
ＡＣＣ回路８内の時定数切替部２６に６ビットシフト回路２６と２ビットシフト回路２７という２つの時定数回路を設け、カラーキラー回路９から出力されるキラー判別データにより切替スイッチ２５を切り換えるようにする。 - 特許庁 - Bar code patterns are arranged two-dimensionally with a pattern of a color corresponding to the lightness of black (such as brown) BP provided in the case of encoded data bit is '1', and a pattern of a color corresponding to the lightness of white (such as light blue) WP provided in the case the data bit is '0'.
符号化されたデータビットが「１」のとき、黒の明度に対応する色（例えば茶色等）のパターンＢＰとし、データビットが「０」のとき、白の明度に対応する色（例えば水色等）のパターンＷＰとして、バーコードパターンを２次元的に配列させる。 - 特許庁 - In the controller for controlling the automatic transmission, 8 bit data which are all zero are added to low order of the received one byte data Tpo (S11) to convert into two byte data Tph, weighted mean of the two byte data Tph is obtained to obtain a weighted mean value Tps of two byte (S13).
前記自動変速機制御用コントローラでは、受信した１バイトデータＴｐｏ（Ｓ１１）の下位に全て０の８ビットデータを付加することで、２バイトデータＴｐｈに変換し（Ｓ１２）、該２バイトデータＴｐｈを加重平均して、２バイトの加重平均値Ｔｐｓを求める（Ｓ１３）。 - 特許庁 - A low order data applying circuit 14 adds the predetermined number α(two) of low order bits to the digital signal Sa_n to generate an n+2 bit low order data application signal Sa_n+2.
下位データ付与回路１４は、ディジタル信号Ｓａ_ｎに所定数α（２つ）の下位ビットを加えてｎ＋２ビットの下位データ付与信号Ｓａ_ｎ＋２を生成する。 - 特許庁 - When at least two among the high-order three bits take the value 8, the highest-order bit is set to 1 and the low-order three bits are constituted by the high-order three bits which do not take the value 8.
前記上位３ビットの少なくとも二つが８の値をとる時、最上位ビットを１とし、下位３ビットを８の値をとらない前記上位３ビットで構成する。 - 特許庁 - When simulating how a color of P-type color sense is seen, a CMYK converter 303 converts the bit map image of an LMS signal to a CY signal having two colors.
Ｐ型色覚の色の見え方をシミュレートする場合には、ＣＭＹＫ変換部３０３は、ＬＭＳ信号からなるビットマップイメージを、２色のＣＹ信号に変換する。 - 特許庁 - To generate a two-dimensional code for correcting a reading error generated by bursting without requiring complicated and heavy processing so as to shuffle a bit string.
ビット列をシャフリングする等の複雑かつ負荷の大きい処理を必要とせずに、バースト的に発生した読み取り誤りを訂正できる二次元コードを生成する。 - 特許庁 - When manufacturing process is carried out, a self-aligned memory cell, necessitating only two pieces of array related masks, which specify a bit line and a word line, can be formed.
製造プロセスを実施すると、ビットライン及びワードラインを規定する２つのアレイ関連マスクのみを必要とする自己整列したメモリセルを形成することができる。 - 特許庁 - In the twin cell mode, two sub-word lines are driven simultaneously to a selection state, storage data of a memory cell is read out with bit lines being a pair, and sense-operation is performed.
ツインセルモードにおいては２本のサブワード線を同時に選択状態へ駆動して対をなすビット線にともにメモリセルの記憶データを読出してセンス動作を実行する。 - 特許庁 - In the data readout, the two cell units CU0, CU1 are connected in parallel between the bit line BL and ground voltage Vss for transmitting a readout reference voltage Vref.
データ読出時において、２個のセルユニットＣＵ０，ＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。 - 特許庁 - An SRAM device comprises at least one twin cell constituted of two DRAM cells, first and second bit lines are coupled to the twin cell.
本発明のＳＲＡＭ装置は二つのＤＲＡＭセルで構成される少なくとも一つのツインセルを含み、前記ツインセルには第１及び第２ビットラインが連結されている。 - 特許庁 - The sense amplifiers 2a, 2b... are shared by blocked two cell arrays 1a, 1b... to make the connection and disconnection for both of the cell arrays 1a, 1b... and one side of bit lines.
センスアンプ２ａ，２ｂ，…は、ブロック化された２つのセルアレイ１ａ，１ｂ，…で共有され、セルアレイ１ａ，１ｂ，…の両方及び一方のビット線と接続及び切離しを行う。 - 特許庁 - At the time of judging the formation on a condition for two depressions of the same key and the depressions of three keys or more, the least significant bit of the counter 3 is stored in the memory 6.
同じキーの２回叩きと３種以上のキーの叩きの条件が成立したと判定したとき、間隔カウンタ３の最小桁ビットを、乱数メモリ６に蓄積させる。 - 特許庁 - To sufficiently improve bit error rate of the signal received by an apparatus when the signal of such as MC-CDMA method is transmitted to the same apparatus through two communication paths.
MC-CDMA方式等の信号が2つの通信路で同一の装置に送信される場合に、その装置で受信される信号のビット誤り率を充分に向上させる。 - 特許庁 - A nonvolatile storage device having two-transistor one-bit unit cells which are the same or similar in the structures of the source areas and drain areas of storage cells can be formed.
記憶セルのソース領域及びドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。 - 特許庁 - Coding parts 2'-1, 2'-2 performs predicting coding of the PCM data of the two stereo channels (L, R) and the four channels '3'-'6', respectively, and classify the data into bit streams of each group for formatting them.
符号化部２’−１、２’−２はそれぞれステレオ２チャネル（Ｌ、Ｒ）と４ch「３」〜「６」のＰＣＭデータを予測符号化し、これをグループ毎のビットストリームに分類してフォーマット化する。 - 特許庁 - When the Viterbi output signal is given with the two-bit width of D0 and D1, the shift registers 256 and 258 are synchronized with a serial clock and respectively shift the data D1 and D0.
ビタビ復号出力がＤ０，Ｄ１の２ビット幅である場合にはシフトレジスタ２５６，２５８はシリアルクロックに同期してそれぞれデータＤ１，Ｄ０のシフトを行なう。 - 特許庁 - Two bit signals of "SLOT0" and "SLOT1" are prepared as signals for recognizing on which position a target module has been mounted from a master module.
ターゲットモジュールがマスターモジュールから何番目に装着されているかを認識するための信号として、「ＳＬＯＴ０」および「ＳＬＯＴ１」の２ビットの信号が用意されている。 - 特許庁 - Coding parts 2'-1, 2'-2 put PCM data of the stereo two channels (L, R) and of the four channels '3' to '6' into prediction codes, and sort and format them into bit streams of respective groups.
符号化部２’−１、２’−２はそれぞれステレオ２チャネル（Ｌ、Ｒ）と４ch「３」〜「６」のＰＣＭデータを予測符号化し、これをグループ毎のビットストリームに分類してフォーマット化する。 - 特許庁 - The optical wiring circuit 14 is two-dimensionally arrayed with input ports 24 and output ports 26 and has the optical wiring substrates 22 so as to form plural node arrays and bit arrays.
光配線回路１４は、入力ポート２４と出力ポート２６が２次元配列されて、複数のノード列とビット列を形成するよう光配線基板２２を有する。 - 特許庁 - To provide a two-bit binary comparator capable of saving power consumption and reducing an area to be occupied, and a binary comparison device capable of accelerating an operating speed.
電力消費量の節減が可能で、占有面積を減らすことができる２ビットのバイナリ比較器及び動作速度の向上が可能なバイナリ比較装置を提供すること。 - 特許庁 - To provide a bit for a rotary buried steel pipe pile, capable of being easily and surely joined to any of two or more kinds of steel pipe piles having different inner diameters by welding.
内径の異なる複数種の鋼管杭のいずれに対しても溶接による接合を容易にかつより確実にすることができる回転埋設鋼管杭用ビットを得る。 - 特許庁 - To provide a method and apparatus for decoding a code that can be described using a graph, composed of two parts, including interconnected bit nodes and a check node.
相互に接続されたビット・ノードおよび検査ノードを有する２部グラフを用いて記述されることが可能な符号を復号する方法および装置を提供する。 - 特許庁 - To provide an AGC circuit for controlling a gain of an AGC amplifier so as to reduce a bit error rate or for separately controlling two AGC amplifiers.
ビット誤り率が少なくなるようにＡＧＣアンプの利得を制御するＡＧＣ回路、または２つのＡＧＣアンプを別個に制御するＡＧＣ回路を提供する。 - 特許庁 - One bit is recorded to two magneto-resistance effect film which are stacked so that one is a magnetism array with large resistance and the other is a magnetism array with small resistance.
積層された２つの磁気抵抗効果膜に１ビットを記録し、このとき一方を抵抗が高くなる磁化配列、他方を抵抗が低くなる磁化配列とする。 - 特許庁 - A two phase pre-charge circuit is operated so that voltage by a pre-charge voltage source is applied to bit lines in an operation mode period, but the circuit is turned to be in an off-state in a standby mode period.
二相プリチャージ回路は、作動モード期間にプリチャージ電圧源による電圧をビット線に印加させるように作動するが、待機モード期間にOFF状態となる。 - 特許庁 - A two-dimensional map is created as a bit map by calculating an eigenvector of TCC (transmission cross coefficient) and distributing first numerical values different from each other in a first evaluation region and in a second evaluation region.
ＴＣＣの固有ベクトルを算出し、第１の評価領域と第２の評価領域とで異なる第１の数値を配して、ビットマップで２次元マップを作成する。 - 特許庁 - Coding parts 2'-1, 2'-2 perform predictive-coding of the PCM data of the two- channel (L, R) stereo and the four channels '3'-'6', respectively, and classify the data into bit streams of each group for formatting them.
符号化部２’−１、２’−２はそれぞれステレオ２チャネル（Ｌ、Ｒ）と４ch「３」〜「６」のＰＣＭデータを予測符号化し、これをグループ毎のビットストリームに分類してフォーマット化する。 - 特許庁
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