「Two-Bit」を含む例文一覧(746)

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  • A bit memory circuit BM of the antifuse element set AFSET includes two antifuse elements AF which changes from an insulation state to a conductive state when a program voltage is applied.
    アンチヒューズ素子セットＡＦＳＥＴのビット記憶回路ＢＭは、プログラム電圧が印加されたときに絶縁状態から導通状態へ変化する２つのアンチヒューズ素子ＡＦを含む。 - 特許庁
  • To provide a semiconductor device equipped with two types of I/O ports different in bit width, and capable of simultaneously performing both of data transfer with an internal circuit and data transfer with the outside.
    ビット幅が異なる２系統の入出力ポートを併設し、内部回路とのデータ転送と外部とのデータ転送の両方を同時に実行可能な半導体装置を提供する。 - 特許庁
  • To directly and easily convert a multiple parallel signal light of spatially one dimension or two dimension to a high bit rate, 1 Tbit/s or more, serial signal light.
    空間的に１次元または２次元の多チャンネルのパラレル信号光を、直接かつ容易に、１Ｔｂｉｔ／ｓ以上というような高ビットレートのシリアル信号光に変換できるようにする。 - 特許庁
  • The position of option deciding part 25 collates a value of two bits stored in the position of option storage part 24 with a value of bit received by itself and discriminates a mounting position of itself.
    オプション位置判定部２５は、オプション位置記憶部２４に記憶されている２ビットの値と自分自身が受信したビットの値とを照合し、自分自身の装着位置を判別する。 - 特許庁
  • To calculate each check bit, a specific subset to the data bits is assigned, and two bits of the data block are transferred through each data bus.
    拡張チェック・ビットを使用せずに、シンドローム・ビット・ベクトルの値を使用して、データ・ブロック内で発生した単一ビットのエラーを検出して訂正し、対になった二重ビットのエラーを検出する。 - 特許庁
  • In a deblock circuit 61, the upper eight bits and the lower two bits that are present in the working memories 56 and 57 after the synthesis are added to compose a 10-bit signal, which is written into the same position of the I frame memory 51.
    デブロック回路６１では、合成後の作業メモリ５６，５７に存在する上位８ビット、下位２ビットを合わせて１０ビット信号を構成し、Ｉフレームメモリ５１の同位置に書き込む。 - 特許庁
  • Among the plurality of write modes, according to a write mode selected with the mask data of two bits, for every bit of the write data of (n-2) bits, whether the writing is valid or invalid is selected.
    複数の書き込みモードのうち、２ビットのマスクデータによって選択される書き込みモードに応じて、（ｎ−２）ビットの書き込みデータのビットごとに、書き込みの有効または無効を選別する。 - 特許庁
  • To provide a semiconductor device capable of performing operation for reading data stored in a memory cell or writing data at a high speed, and also correcting an error of two-bit data.
    本発明は、メモリセルに記憶してあるデータを読出し、または書込む動作を高速に行なうことが可能で、２ビットのデータの誤りを訂正することができる半導体装置を提供する。 - 特許庁
  • A CPU 12 calculates a bit rate (d) of data transmitted in an Ethernet 3 by using the number of total data transfer to a memory 13 at two each time after a time of application of power.
    ＣＰＵ１２は、電源が投入されたときから２つの時刻におけるメモリ１３への総データ転送数を用いて、イーサネット３で伝送されているデータのビットレートｄを計算する。 - 特許庁
  • To effectively suppress erroneous display of teletext even when a hamming correction disabled two-bit error occurs in a packet with a weak electric field in which a hamming error frequently occurs, in a teletext decoding apparatus.
    テレテキストデコード装置において、ハミングエラーが多発する弱電界でパケット０にハミング訂正不可能な２ビットエラーが生じた場合にも、テレテキストの誤表示を有効に抑制する。 - 特許庁
  • As a result, a patterned medium may be formed having one- or two-dimensional patterns with a feature pitch of 5-100 nm and/or a bit density of at least 1 Tdpsi.
    その結果、５〜１００ｎｍの特徴ピッチおよび／または少なくとも１Ｔｄｐｓｉのビット密度を有する一次元もしくは二次元のパターンを有するパターンド媒体が形成され得る。 - 特許庁
  • The second table enables simultaneous decoding of a maximum of two variable length codes in an input bitstream to whereby improve decoding performance independently of the bit pattern of variable length codes.
    第２のテーブルにより、入力ビットストリーム中の最大２つの可変長符号を同時に復号可能であり、可変長符号のビットパターンに依存せずに、復号処理性能を向上できる。 - 特許庁
  • There were two passages on both sides of the audience to the stage on both sides, which were innovative and a bit different from former stages, and the appearance of dancers wearing the same costumes from the passage surprised the audience.
    舞台まで両側の花道が設え、今までの舞台とは一味違う革新的で、花道からおそろいの衣装を着けた踊り子たちが登場して観客を驚かせた。 - Wikipedia日英京都関連文書対訳コーパス
  • Here we have two different options with the same destination, which is perfectly OK. (It just means you have to be a bit careful when setting default values--see below.)When optparse encounters "-v" on the command line, it sets options.
    ここでは二つのオプションに同じ保存先を指定していますが、全く問題ありません(下記のように、デフォルト値の設定を少し注意深く行わねばならないだけです) - Python
  • Note that internallyall expressions are evaluated as 32 bit numbers so -1 is not equal to 65535.= returns 1 if the two values are equal and 0 if not.
    内部的には全ての式は32ビットの数として表現されるため、-1 と 65535 は異なる値である点に注意すること。 = は2つの値が等しい場合には 1 を返し、異なる場合には 0 を返す。 - XFree86
  • The final bit extracting part 64 extracts the last two bits of error detecting data, which are included in the end of transmission data packet generated by the transmission data generating part 60.
    最終ビット抽出部６４は、送信データ生成部６０によって生成される送信データパケットの最後に含まれるエラー検出用データの最終の２ビットを抽出する。 - 特許庁
  • By control of a control part 914, received data of P/2 bit read, which is read first of the P parallel bits is once stored in a register 912 at the first initial time of two times.
    制御部９１４の制御によって、2時刻のうちの最初の1時刻目に、Pパラレルビットのうち先に読み出されたP/2のビットの受信データがレジスタ９１２に一旦格納される。 - 特許庁
  • A beam spot SP by a reproducing laser beam traces a central line between two tracks, and four bit edges are read simultaneously in the data area 1a to be corresponding to the digital data of nine-valued.
    再生レーザ光によるビームスポットＳＰは、２つのトラックの中心線をトレースし、データ領域１ａにおいて４つのピットエッジが同時に読み取られ、９値のディジタルデータに対応している。 - 特許庁
  • A multiplication array 3 in m * n bit configuration performs fixed point multiplication by inputting all the bits of first m bit fixed point data (D1) and the lower n bits of second m bit fixed point data (D2), and calculates two intermediate products N1 and N2 for acquiring the multiplication result of m+n-1 bits, and outputs those intermediate products N1 and N2.
    ｍ＊ｎビット構成の乗算アレイ３は、固定小数点乗算時に、第１のｍビット固定小数点データ（Ｄ１）の全ビットおよび第２のｍビット固定小数点データ（Ｄ２）の下位ｎビットを入力として乗算を行い、ｍ＋ｎ−１ビットの乗算結果を得るための２個の中間積Ｎ１およびＮ２を算出し、当該中間積Ｎ１およびＮ２を出力する。 - 特許庁
  • The font evaluation device includes: a font rasterization part for rasterizing font data to convert the font data into a bit map data; a difference detection part for obtaining the difference between two font data which are bit-mapped by the font rasterization part; and an evaluation operation part for numerizing the difference of the two font data based on the difference found out by the difference detection part to evaluate the difference.
    フォント評価装置にフォントデータをラスタライズ化してビットマップデータに変換するフォントラスタライズ部と、前記フォントラスタライズ部によって、ビットマップ化された二つのフォントデータの差分を求める差分検出部と、前記差分検出部が求めた差分に基づいて、前記二つのフォントデータの差異を数値化して評価する評価演算部とを設けることにより課題を解決した。 - 特許庁
  • This device comprises bit lines, plural word lines arranged perpendicularly to these bit lines, plural memory cells arranged respectively at intersection regions of the bit lines and the word lines, a storing circuit having at least two latches latching data, and a program data discriminating circuit setting the bit lines to either of program voltage and program prohibiting voltage depending on a logic state of data latched by the latch by programming operation.
    ビットラインと、このビットラインに対して垂直に配列された複数本のワードラインと、前記ビットラインと前記ワードラインの交差領域にそれぞれ配列された複数個のメモリセルと、それぞれが対応する入出力ラインに接続され、データをラッチする少なくとも２つのラッチを有する貯蔵回路と、前記ラッチにラッチされたデータの論理状態によりプログラム動作で前記ビットラインをプログラム電圧及びプログラム禁止電圧のうちの一つに設定するプログラムデータ判別回路とを含む。 - 特許庁
  • A non-volatile DRAM includes two or more word lines WL1,..., WLi, at least one plate line PL, at least one pair of bit lines BLn and BLnB arranged so as to intersect the word lines WLi, and two or more memory cells MCi.
    本発明の不揮発性ＤＲＡＭ装置は、複数のワードラインＷＬ１，．．．，ＷＬｉと、少なくとも一つのプレートラインＰＬと、ワードラインＷＬｉと交差するように配列された少なくとも一対のビットラインＢＬｎ，ＢＬｎＢと、そして複数のメモリセルＭＣｉとを含む。 - 特許庁
  • To provide a semiconductor memory device provided with a redundant circuit which can relieve two continuous bit lines in shift redundancy of one shift system without causing increase of chip area and deterioration of performance.
    チップ面積の増大及び性能の劣化を伴わずに、１本シフト方式のシフトリダンダンシで、連続した２本のビット線を救済し得る冗長回路を備えた半導体記憶装置を提供する。 - 特許庁
  • A bit of a combination matrix of a first character and a second character is set in a partial character string of continuous two characters extracted from words registered in a word dictionary used for a morpheme analysis.
    形態素解析に使用される単語辞書に登録されている単語から抽出した連続する２文字の部分文字列で第１文字と第２文字の組み合わせマトリクスのビットをセットする。 - 特許庁
  • A second bit is calculated according to a comparison result obtained by comparing an output signal calculated on the basis of a value obtained by inverting the two-dimensional input signal and polarities of a sine and a cosine with the reference value.
    ２次元入力信号及び正弦及び余弦の極性を反転させた値に基づいて算出した出力信号を基準値と比較して得た比較結果に従って第２のビットを算出する。 - 特許庁
  • In this case, since detectable signal voltage is generated in the two bit lines BL1, BL2 by a sense amplifier SA, the signal voltage is amplified by making the P type MOSMP1, MP2 conduct.
    この場合、２本のビット線ＢＬ１，ＢＬ２にはセンスアンプＳＡによって検出可能な信号電圧が発生するので、Ｐ型ＭＯＳＭＰ１，ＭＰ２を導通させることで信号電圧が増幅される。 - 特許庁
  • A microcomputer 61 outputs a sinusoidal reference forming voltage Vsin1 for a coarse adjustment and a sinusoidal reference forming voltage Vsin2 for a fine adjustment respectively from two 8-bit D/A converters built in it.
    マイコン６１は、内蔵された２つの８ｂｉｔＤ／Ａコンバータから、それぞれ粗調整用の正弦波基準形成電圧Ｖsin1および微調整用の正弦波基準形成電圧Ｖsin2を出力する。 - 特許庁
  • A register 3 shifts dark output values from each element outputted from the image sensor 1 by one bit in the shading of an incident light and an adder 5 sums dark output values by two lines of the same pixel.
    入射光遮断時に、イメージセンサ１から出力される各素子からの暗出力値をレジスタ３により１ビットシフトし、加算器５により、２ライン分の同一画素の暗出力値を加算する。 - 特許庁
  • The digital data for inspection are outputted from each output port so that two outputs have a high level and the other output has a low level, in each of the three output terminals of the same bit, when the voltage is measured.
    この電圧測定時には、同一ビットの３つの出力端子毎に、２つの出力がハイレベルとなり、他の出力がローレベルとなるように、各出力ポートから検査用デジタルデータを出力させる。 - 特許庁
  • For example, the encryption device divides the register storage data into four partial data so as to set two sets of partial data having an equal bit number, executes repeatedly the swapping of each partial data and prepares a plurality of different round keys.
    例えば、等しいビット数を持つ部分データの組を２組設定するように４つの部分データに区分し、各部分データのスワップ処理を繰り返し実行して、複数の異なるラウンド鍵を生成する。 - 特許庁
  • The DRAM circuit has a plurality of memory cells that do not require sequential access, and at least a part of a plurality of the memory cells has more than two memory cells with respect to a single bit-line contact.
    ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つを越えるメモリセルを有している。 - 特許庁
  • When the logical levels of two continuous data bits are equal, an equalizer 154 equalizes the incapsulated signal for decreasing the transmitting level of the second bit to a prescribed level.
    等化器１５４は連続する２つのデータビットの論理的レベルが同一な場合、二番目のビットの送信レベルの大きさを所定のレベルに減少させるためにインキャプシュレーションされた信号を等化する。 - 特許庁
  • To draw a long element corresponding to two-bit signal length of a microscopic pattern formed on a magnetic disk medium without making a gap in the central part with high accuracy and at high speed.
    磁気ディスク媒体に形成する微細パターンの２ビット信号長に対応する長エレメントを中央に隙間が生じることなく所定の描画長に、高精度かつ高速に描画可能とする。 - 特許庁
  • At the time of writing, in addition, a storage density which is equivalent to that of the conventional memory cell or higher is realized by causing the above-mentioned one set of memory cells to not only store one bit, but also two ore more bits.
    さらに、書き込みに際しては前記一組のメモリセルに１ビットのみならず２ビット以上の記憶を行わせることにより従来のメモリセルと同等以上の記憶密度を実現する。 - 特許庁
  • In the two-dimensional inverse transformation of de-quantized transform coefficients into output pixel information during decoding, only four additions plus one shift operation are needed, per coefficient, all in sixteen-bit arithmetic.
    復号化中に変換係数を出力画素情報に非量子化する２次元逆変換において、１計数当たり、すべて１６ビット演算の４つの加算および１つのシフト演算のみで実行する。 - 特許庁
  • A data expansion section 31 expands the parallel data to a bit width corresponding to a high data rate to generate first and second expanded parallel data of two systems in which fraction bits are inserted at different positions.
    データ伸張部３１は，このパラレルデータを高速データレートに対応するビット幅にデータ伸張し，異なる位置に端数ビットを挿入した２系統の第１および第２の伸張パラレルデータを生成する。 - 特許庁
  • To separate a control gate electrode between two cells in the direction of a word line without receiving an area penalty, thereby decreasing a coupling capacity among a control gate electrode, a bit line and the word line to enhance operation high speed.
    エリアペナルティを被ることなく制御ゲート電極をワード線方向の２セル間で分離し、それにより制御ゲート電極，ビット線およびワード線間の結合容量を低減して動作高速を上げる。 - 特許庁
  • An image incorporation system having two dimensional plane which is supporting a camera and an image is calibrated based on a set parameter of a reference bit map set parameter which is simulated based on the image to be acquired and an image.
    取り込まれる画像および画像に基づくシミュレートされた基準ビットマップの設定パラメーターに基づき、カメラと画像を支持する二次元面を有してなる画像取り込みシステムを較正する。 - 特許庁
  • When they were introduced in 1965 to the Keihin-Tohoku Line, where distances between stations is longer than two kilometers, their suitability as commuting cars was tested by adjusting the gear ratio for a little bit more high-speed or by using MT54.
    ただ、昭和40年度から2キロ台の駅間距離のある京浜東北線での運用開始に際し、103系のギア比を少し高速よりにセッティングする事や、MT54による通勤電車の可能性を模索した。 - Wikipedia日英京都関連文書対訳コーパス
  • A modulation signal generator 15 separates data of each wavelength channel into two in the bit order and multiplexes separated data of each wavelength channel on a time base, respectively, to generate a modulation signal.
    変調信号発生器１５は、各波長チャネルのデータをビット順に２つに分離し、これらの分離された各波長チャネルのデータをそれぞれ時間軸上で多重して変調信号を生成する。 - 特許庁
  • A first comparator 508 decides the smallest one of the default burst dimension and the transfer count and a unit 502 forms the two' s complement of the least significant bit of an address equivalent to the default burst dimension.
    第１比較器５０８はデフォルト・バースト寸法と転送カウントとのうち最小のものを決定し、ユニット５０２はデフォルト・バースト寸法相当アドレスの最下位ビットの数の２の補数を形成する。 - 特許庁
  • Discrimination signal giving circuits 120-1 to 120-4 add two or more consecutive channel discrimination signals consisting of multi-bit signal patterns to heads of corresponding voltage signal trains V1 to V4.
    識別信号付与回路１２０−１〜１２０−４は、対応する電圧信号列Ｖ１〜Ｖ４の先頭に、複数ビットの信号パターンからなるチャンネル識別信号を連続的に二組以上付与する。 - 特許庁
  • To provide a technical skill for segmenting an identification code which is simpler than a conventional two-dimensional bar-code and prevents distortion and blur in dimension or shape by taking advantage of the features of 1.5D color bit code.
    本願発明者らが開発した１．５Ｄカラービットコードの特長を生かした寸法、形状の歪みやぼけ、ブレなどに強い、また従来の二次元バーコードよりシンプルな切り出しの手法を提案する。 - 特許庁
  • The column selecting section 27 connects the bit lines BL and BL# connected respectively to two selecting memory cells being a pair storing complementary data each other to the data read-out circuit 60 in a second mode.
    列選択部２７は、第２のモードでは、互いに相補データを記憶する対をなす２個の選択メモリセルとそれぞれ接続されたビット線ＢＬおよびＢＬ♯を、データ読出回路６０と接続する。 - 特許庁
  • In particular, it states an adaptive MIMO-OFDM transmission, where the adaptive two-dimensional coder-beamformer with adaptive power and bit-load scheme across an OFDM sub-carrier are applied to each OFDM sub-carrier.
    特に、適応ＭＩＭＯ−ＯＦＤＭ送信が述べられ、そこでは適応２次元コーダビームフォーマが、ＯＦＤＭサブキャリアにわたる適応パワー及びビットロードスキームと共に、各ＯＦＤＭサブキャリアに適用される。 - 特許庁
  • In addition, by forming a pair of access gates N3, N5 and N4, N6 in the two divided P well regions respectively, a bit line length is shortened and a wiring capacitance is reduced.
    また、一対のアクセスゲートＮ３およびＮ５とＮ４およびＮ６とがそれぞれ分割された２つのＰウエル領域に形成されることにより、ビット線長を短くし、配線容量を低減させる。 - 特許庁
  • As a result, on each bit line BL, the accumulation charge of the capacitor C of a plurality of memory cells ML connected to the plurality of word lines WL regarding at least two activated data is connected each.
    これにより、各ビット線ＢＬ上で、それぞれ、活性化された２つ以上のデータに係る複数のワード線ＷＬに接続された複数のメモリセルＭＬのキャパシタＣの蓄積電荷が結合される。 - 特許庁
  • At this stage, it is undeniably possible that two cases on the same set of facts and between the same parties can be referred to both the forums prescribed under the EPAs/BITs and the WTO Agreement, generating difficult legal questions.
    このため、同一の事実に関する同一当事国間 の案件が、EPA 及びBIT とWTO双方のフォーラムに付託されることも可能性として否定で きず、このような場合は法的に困難な問題が生 じる。 - 経済産業省
  • In a CCD image pickup device that conducts reading of signal charge by vertically mixing two pixels, that is, field reading, a complementary color coding of its color filter adopts a skew pattern where two color difference signals Cr, Cb obtained through vertically mixing two pixels are alternately in existence in the horizontal direction and shifted by one bit (one pixel) in the vertical direction.
    垂直２画素混合による信号電荷の読み出し、即ちフィールド読み出しを行うＣＣＤ撮像素子において、そのカラーフィルタの補色カラーコーディングを、垂直２画素混合によって得られる２つの色差信号Ｃｒ，Ｃｂが、水平方向において交互に存在しかつ垂直方向において１ビット（１画素分）ずれた斜めパターンとする。 - 特許庁
  • The continuous flag bit is a flag which makes plural two dimensional codes one when plural processing is desired to be continuously performed by making the two-dimensional codes recognized, and when the flag is one, it is connected with the code data of an already recognized two-dimensional code and expanded code data are newly generated.
    この連続フラグビットは、複数の２次元コードを認識させることにより、連続させて複数の処理を行わせたい時に、それらの２次元コードが１とされるフラグであり、そのフラグが１である場合は、ステップＳ８３において、既に認識されている２次元コードのコードデータと連結され、拡張されたコードデータが新たに生成される。 - 特許庁
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