「Two-Bit」を含む例文一覧(746)

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  • Two bit lines BL1 and BL2 of the SRAM cell are respectively set to a low voltage state (Low) and a high voltage state (High).
    ＳＲＡＭセルの２本のビット線ＢＬ１，ＢＬ２をそれぞれ低電圧状態（Ｌｏｗ）、高電圧状態（Ｈｉｇｈ）にする。 - 特許庁
  • A logic state of an addressed bit is determined by which of the two complementary logic state signal lines in driven.
    アドレス指定されるビットの論理状態は、２つの相補形論理状態信号線のどちらが駆動されているかによって決定される。 - 特許庁
  • Two memory cells 50A, 50B are provided for storage data of one bit, and store data being reversed mutually.
    １ビットの記憶データに対して２つのメモリセル５０Ａ，５０Ｂが備えられ、メモリセル５０Ａ，５０Ｂは、互いに反転されたデータを記憶する。 - 特許庁
  • Thereby, even when two word lines are activated simultaneously, a plurality of memory cells never be accessed by a specific bit line.
    これにより、２本のワード線を同時に活性化する場合であれ、特定のビット線によって複数のメモリセルがアクセスされることがなくなる。 - 特許庁
  • If there is a CAM or RAM bit error, an error will be detected since the two sets of parity bits will not match.
    ＣＡＭまたはＲＡＭにビットエラーが発生する場合、これら２つのパリティビットセットは整合しないため、エラーが検出されることになる。 - 特許庁
  • However, if two or more developers have made changes to the same region of the same file, then things get a bit more complicated.
    しかしながら、複数の開発者が同じファイルの同じ場所に変更を加えてしまった場合、話はちょっとややこしくなります。 - Gentoo Linux
  • The digital information carrier constituted by associating bit data with relative relation between two or more image objects to be components is used.
    構成要素となる２個以上の画像オブジェクトの相対的関係にビットデータが対応付けられてなるデジタル情報坦体を用いた。 - 特許庁
  • Since the frequency of the performed interruption processing is counted, the processing can be performed according to the frequency of the detected two-bit error.
    そのため、割込み処理が発生した回数をカウントするため、２ビットエラーの発生回数に応じた処理を実行することができる。 - 特許庁
  • Further, the controller part 9 comprises: a bit rate controller part 91 for controlling a bit rate in encoding of the encoder part 3 in any one of two or more recording modes with different bit rates; a bit rate changeover controller part 92 which selects this video recording mode and controls timing to change it over; and a data table 93 for recording a control data of the video recording mode.
    また、制御部９は、符号化部３の符号化の際のビットレートを、ビットレートが異なる複数の録画モードのうちのいずれかで制御するビットレート制御部９１と、この録画モードを選択し、切り替えるタイミングを制御するビットレート切替制御部９２と、録画モードの制御データを記録するデータテーブル９３を備える。 - 特許庁
  • A pixel bus latch 1 latches two pieces of 32-bit image data supplied in parallel; color multiplexers 2-1, 2-2 convert the respective 32-bit image data into 24-bit image data; and a data selector 3 alternately select each image data by changing them over to each other at every one frame time.
    ピクセルバスラッチ１は並列して供給される２本の３２ビットの画像データをラッチし、色多重化器２−１，２−２はその各３２ビットの画像データを２４ビットの画像データにそれぞれ変換し、データセレクタ３は１フレーム時間毎に切り替えて各画像データを順番に選択する。 - 特許庁
  • Each cell array 1 has a plurality of bit lines BL arranged in the column direction, a plurality of word lines WL arranged in the row direction, two dummy word lines DWL0, DWL1, the FBC 5 arranged near intersections between the bit lines BL and the word lines WL and a dummy cell 6 arranged near the intersections between the bit lines and the word lines.
    各セルアレイ１は、カラム方向に配置される複数のビット線BLと、ロウ方向に配置される複数のワード線WLと、２本のダミーワード線DWL0,DWL1と、ビット線BLおよびワードWL線の交点付近に配置されるFBC５と、ビット線およびワード線の交点付近に配置されるダミーセル６とを有する。 - 特許庁
  • If two or more NRZ signals having the same amplitude and different bit rates are inputted to the DC component cutoff circuit 1, a high-speed bit rate signal is outputted as a low-level voltage from the DC component detection circuit 3, and a low-speed bit rate signal is outputted as a high-level voltage therefrom.
    同じ振幅で異なるビットレートの２つ以上のＮＲＺ信号を直流成分遮断回路１に入力させたとき、直流成分検出回路３から高速ビットレート信号を低レベル電圧とし、低速ビットレート信号を高レベル電圧として出力させる。 - 特許庁
  • At least one bit stream is contained in two of the transmitted channel streams; the bit stream contains a plurality of packets that are related to a stream identification (312) and a sequence (314) code; and the receiving apparatus regenerates the initial bit stream by using the stream identification and the sequence code.
    少なくとも１つのビットストリームが、前記移送チャネルストリームのうち２つに含められ、前記ビットストリームがストリーム識別（３１２）およびシーケンス（３１４）コードに関連付けられた複数のパケットを含み、前記受信機が前記ストリーム識別およびシーケンスコードを使用して前記初期ビットストリームを再形成する。 - 特許庁
  • The HDTV signal and the SDTV signal are multiplexed with each other by substituting the SDTV signal obtained by converting the lower two bits of 10-bit data corresponding to one pixel of the HDTV signal into the data string of the 2-bit series for the HDTV signal through a delay part 4, a 2-bit frame generation part 7 and a mixing part 7.
    遅延部４、２ビットフレーム生成部７及びミックス部７により、ＨＤＴＶ信号の１画素に対応する１０ビットのデータの下位２ビットを、２ビット系列のデータ列に変換したＳＤＴＶ信号に置き換えることのより、ＨＤＴＶ信号と、ＳＤＴＶ信号とを多重化する。 - 特許庁
  • A threshold detection method for detecting threshold values of a nonvolatile semiconductor memory cell comprises performing bit line sensing at two different timings during discharge of a memory cell bit line BL or a SEN node corresponding to the bit line BL while the potential of a memory cell word line WL is kept constant.
    不揮発性半導体メモリセルの閾値を検出するためのメモリセルの閾値検出方法であって、メモリセルのワード線ＷＬの電位を一定に保持している間に、メモリセルのビット線ＢＬ又は該ビット線ＢＬに対応するＳＥＮノードの放電中に異なる２つのタイミングでビット線センスを行う。 - 特許庁
  • A bank division is performed by separating a main bit line MBL of a memory cell array 1 to an upper part and a lower part in the midst, sense amplifier circuits 2a and 2b connected respectively to the main bit lines MBL being divided in two are arranged at both end parts of bit line direction of the memory cell array 1.
    バンク分割は、メモリセルアレイ１のメインビット線ＭＢＬをその途中で上下に分離することにより行われ、メモリセルアレイ１のビット線方向の両端部に、二分されたメインビット線ＭＢＬにそれぞれ接続されるセンスアンプ回路２ａ及び２ｂが配置される。 - 特許庁
  • A weighting adder 3I weights and adds the logical value of each lower 5th and 12th bit in this bit column and a weighting adder 3Q weights and adds the logical value of each lower 1st-8th in this bit column, and generate two analog signals whose phases are different by (π/2) radian.
    重み付け加算器３Ｉは、このビット列のうち下位から５〜１２番目の各ビットの論理値を、また、重み付け加算器３Ｑは下位から１〜８番目の各ビットの論理値を、それぞれ重み付けして加算し、互いに位相が（π／２）ラジアン異なる２つのアナログ信号を生成する。 - 特許庁
  • When the ECC circuit 40 detects an error of two-bit data, a reading characteristic during reading data from a memory cell 310 by the data reading part 32 is changed, errors of data of one-bit or below are corrected, and data whose error becomes one bit is corrected by using an error correction code.
    ＥＣＣ回路４０が２ビットのデータの誤りを検出した場合に、データ読出部３２がメモリセル３１０からデータを読出すときの読出特性を変更して、１ビット以下のデータの誤りに訂正し、誤りが１ビットとなったデータを、誤り訂正符号を用いて訂正する。 - 特許庁
  • With regard to two adjacent bit lines 1132, one bit line 1132 is connected electrically with one source/drain diffusion region 1107 on the same row while the other bit line 1132 is connected electrically with the other source/drain diffusion region 1107 on the same row.
    また、隣り合う２つのビット線１１３２に関して、一方のビット線１１３２は同一列のソース／ドレイン拡散領域１１０７の一方に電気的に接続する一方、他方のビット線１１３２はその同一列のソース／ドレイン拡散領域１１０７の他方に電気的に接続している。 - 特許庁
  • This device is a dynamic random access memory cell operated with read lines (r1), word lines (w1), and bit lines (b1), and comprising of a first transistor connected between a bit line and a word line, a second transistor connected between a bit line and a read-line, and a third other transistor connected between two transistors and accumulating electric charges.
    リードライン（ｒｌ）、ワードライン（ｗｌ）、およびビットライン（ｂｌ）で動作し、ビットラインとワードライン間に接続された第一のトランジスタ、ビットラインとリードライン間に接続された第二のトランジスタ、他の二つトランジスタの間に接続されて電荷の蓄積を行う第三のトランジスタからなるダイナミックランダムアクセスメモリセル。 - 特許庁
  • A luminous unit 1 decides bit rows constituting an information to be transmitted through logical decision and straightly selects a bit pattern sequence from two bit pattern sequences, prepared and low in correlation mutually, in accordance with the result of the decision to modulate the light in accordance with the result of the selection.
    発光ユニット１は、送信すべき情報を構成するビット列を論理判定し、その判定結果に応じて、予め用意された互いに相関度の低い二つのビットパターン系列より択一的にビットパターン系列を選択して、その選択結果に従って前記光を変調する。 - 特許庁
  • Also, each of sub-bit line is arranged in parallel to a signal line connected to six bank selection lines BSni and a main bit line, and a memory cell transistor can be selected by combining levels of two virtual GND lines VGi, VGi+1 arranged at a left side and a right side of this main bit line DGi.
    また、副ビット線のそれぞれを６本のバンク選択線ＢＳniに入力される信号および主ビット線に対して平行に配置され、この主ビット線ＤＧi の左右に配置された２本の仮想ＧＮＤ線ＶＧi 、ＶＧi+1 のレベルの組み合わせにより、メモリセルトランジスタを選択可能としている。 - 特許庁
  • A receiver 400 comprises: a two-direction-switching bit deinterleaver 406 which can switch forward-direction writing and reverse-direction writing to the main signal by a row number corresponding to the modulation degree of the bit interleaving; a bit deinterleaver 407 for reading which performs bit deinterleaving by reading sequentially by the row number corresponding to the modulation degree of the bit interleaving; and an LDPC decoder 408 which performs LDPC decoding.
    受信装置４００は、主信号に対して、ビットインターリーブの変調次数に応じた列数で順方向書込み又は逆方向書き込みの切り替えを行う両方向切替型ビットデインターリーバ４０６と、ビットインターリーブの変調次数に応じた列数で順次読出しを行うことによりビットデインターリーブを施す読出し用ビットデインターリーバ４０７と、ＬＤＰＣ復号を施すＬＤＰＣ復号器４０８とを備える。 - 特許庁
  • The selection device is operative to (a) select the magnetic bit for a spin-torque transfer (STT) write operation when the at least two transistors are in a first state, and (b) select the magnetic bit for a read operation when the at least two transistors are in a second state.
    選択デバイスは、(a)少なくとも2つのトランジスタが第1の状態にあるとき、回転-トルク転送（STT）書き込みオペレーションのための磁気ビットを選択し、（b）少なくとも2つのトランジスタが第２の状態にあるとき、読み込みオペレーションのための磁気ビットを選択する、ように作動する。 - 特許庁
  • The bit line drive circuits 22L and 22R, for writing groups, drive the bit lines in the current of a polarity corresponding to writing data with higher strength among two stages and, for non-writing groups, feed data holding current of a polarity corresponding to its own data with lower strength among two stages.
    ビット線ドライブ回路２２Ｌ，２２Ｒは、書込群に対しては、書込データに対応する極性の電流で２段階のうち強い強度でビット線を駆動し、非書込群に対しては、２段階のうち弱い強度で自分自身のデータに対応する極性のデータ保持電流を流す。 - 特許庁
  • The semiconductor memory controller, which outputs data to be stored in a memory unit to the memory unit via a bus of N-bit width (N is an even number), duplicates the data, simultaneously outputs the respective data of N/2 bit width to two different locations of the memory unit, and stores the duplicated data in the two locations of the memory unit, respectively.
    メモリ部に記憶するデータを、Ｎ（ただし、Ｎは偶数）ビット幅のバスを介して、メモリ部へ出力する半導体メモリコントローラであって、データの２重化処理を行い、それぞれのデータを、Ｎ／２ビット幅にて、同時にメモリ部の２箇所に出力し、メモリ部の２箇所に記憶する。 - 特許庁
  • To provide an apparatus and a method for filtering a glitch within a data communication controller for receiving an asynchronous input data signal having a predetermined input bit period and sending an output data signal corresponding to the input data signal while changing between two signal levels representing two bit values.
    ２つのビット値を表す２つの信号レベルの間を変化し、所定の入力ビット周期を有する非同期入力データ信号を受信し、この入力データ信号に対応する出力データ信号を送出するデータ通信コントローラ中でグリッチをフィルタリングする装置と方法。 - 特許庁
  • By wiring two lines of the Main Word so as to cross with each other, the other half of low-order 2-bit in the Row address is controlled by an adjoining basic CELL, and different two Main Words having the same low-order bit are contained in one WDRV basic CELL.
    また、２本のＭａｉｎＷｏｒｄを、交差させて配線することにより、Ｒｏｗアドレス下位２ｂｉｔの残り半分を隣の基本ＣＥＬＬで制御し、また同一の下位ｂｉｔを持つ異なる２つのＭａｉｎＷｏｒｄを１つのＷＤＲＶ基本ＣＥＬＬ内に持つ構成とした。 - 特許庁
  • Also, while a second signal train comprising the data bit group of two or more digits indicating the rotation amount of a detection object is changed in either increasing or decreasing direction, when the bits of the lower orders are not changed while the N-th bit of the signal train is changed for two or more times, the abnormality is judged.
    また、検出対象の回転量を表す複数桁のデータビット群からなる第２の信号列が増減いずれかの一方向に変化しているときに、この信号列のＮビット目が２回以上変化する間に、それより下位のビットに変化がなければ、異常と判定する。 - 特許庁
  • To provide a method of controlling mode switching between normal mode (one bit is composed of one memory cell) and highly reliable mode (one bit is composed of two memory cells) in a cache memory; and a method of arranging highly reliable data to the cache memory.
    キャッシュメモリにおいて通常モード（１ビットを１メモリセルで構成）と高信頼性モード（１ビットを２メモリセルで構成）のモード切替を行う制御方法、キャッシュメモリへの高信頼性データの配置方法を提供する。 - 特許庁
  • A memory value of an adjacent one bit and a signal depending on adjacent two bits of an addition input are inputted to a CAM type memory cell consisting of MOS transistors, and a bit line is pulled down or pulled up according to an input value.
    隣接する１ビットのメモリ値と、加算入力の隣接する２ビットに依存する信号をＭＯＳトランジスタからなるＣＡＭ型メモリセルに入力し、入力値に従いヒット線をプルダウンないしはプルアップする。 - 特許庁
  • To output a desired graph state by an observation based quantum circuit which uses one auxiliary quantum bit and sets a one-quantum-bit observation amount of one sort and a two-quantum-bits observation amount of one sort as a basic component.
    １つの補助量子ビットを使い、１種類の１量子ビット観測量及び１種類の２量子ビット観測量を基本構成要素とする観測ベース量子回路により、所望のグラフ状態を出力する。 - 特許庁
  • An upper common source line SL for commonly connecting the local source lines LSL along bit lines BL direction is made up of two metal wires SL1 and SL2 where the periodicity is kept with the bit lines.
    そのローカルソース線ＬＳＬをビット線ＢＬ方向に共通に接続するための上層の共通ソース線ＳＬを、ビット線との周期性が保たれた２本の金属配線ＳＬ１，ＳＬ２を用いて構成する。 - 特許庁
  • When a 6-bit value (input) determining brightness of a liquid crystal pixel is "001,110" (L14), the value is shifted by two bits to lower orders and substituting 1 in upper-order 2 bits to obtain an 8-bit value "11,001,110".
    液晶画素の明るさを定めるための６ビットの値（入力）が“００１１１０”（Ｌ１４）である場合、これを下位方向に２ビットシフトし、上位２ビットに１を代入すると、８ビット“１１００１１１０”が得られる。 - 特許庁
  • Those LSBs are used to control an array MUX, (n) operands are selected from the two 32-bit grouped words, and the arrayed 32-bit grouped words are outputted to an execution unit for parallel processing.
    これらのＬＳＢを使用して、配列ＭＵＸを制御し、前記二つの３２ビットグループ化ワードからｎ個のオペランドを選択し、配列された３２ビットグループ化ワードを、パラレル処理のための実行ユニットに出力する。 - 特許庁
  • In the case of operation as 32-bit PCI bus, the arbiter 2 performs control so as to use different 32-bit PCI buses respectively for two channel devices 31 and 40 or channel devices 31 and 41 of 32 bits.
    アービタ２は３２ビットＰＣＩバスとして動作させる場合、２つの３２ビットのチャネル装置３１，４０またはチャネル装置３１，４１に対して夫々異なる３２ビットＰＣＩバスを使用させるように制御する。 - 特許庁
  • An error detection section 230 subjects the coded data I to error detection on the basis of the (n-1) pieces of two-bit check data and the total bit check data, and outputs the input data on the basis of the result of error detection.
    エラー検出部２３０は、（ｎ−１）個の２ビット検査データと全ビット検査データとに基づいて符号化データＩに対するエラー検出を行い、エラー検出結果に基づいて入力データを出力する。 - 特許庁
  • A twin cell unit (MU) is constituted of two DRAM cells (MCa, MCb) by leaving a space of one row between them in the direction of row, and pairs of bit lines are constituted by bit lines arranged every other column and coupled to sense amplifier circuits (3R0, 3R2, 3L1, 3L3).
    ツインセルユニット（ＭＵ）を、行方向において１行間をおいた２個のＤＲＡＭセル（ＭＣａ，ＭＣｂ）で構成し、かつ１列おきのビット線によりビット線対を構成してセンスアンプ回路（３Ｒ０，３Ｒ２，３Ｌ１，３Ｌ３）に結合する。 - 特許庁
  • Therefore, two bits of the main signal to be sent in a time slot to insert the CRV 0 (CRV display time slot) and the next time slot are made into two-bit code by prescribed rules and this two-bit code is transmitted by using the first half and the latter half of the next time slot (compression time slot).
    更に、主信号を重畳信号のＣＲＶ０で置き換えると、元の主信号が送れなくなるので、ＣＲＶ０を入れるタイムスロット（ＣＲＶ表示タイムスロット）と次のタイムスロットで送られるべき主信号２ビットを所定の規則で２ビット符号化し、この２ビット符号を次のタイムスロット（圧縮タイムスロット）の前半と後半を用いて伝送する符号化方法とした。 - 特許庁
  • Two opposed angle portions are elastically held between the elastic holding members 15b, 15b utilizing a dimensional difference between a space A between two opposed sides of the driver bit 3 formed in a hexagonal column and a space B between the two opposed angle portions to suppress the deflection of the driver bit 3.
    操作スリーブ１１に２つの金属製の弾性保持片１５ｂ，１５ｂを設けて、六角柱体をなすドライバビット３の対向する２辺間の間隔Ａと対向する２角部間の間隔Ｂとの寸法差を利用して対向する２角部を弾性保持片１５ｂ，１５ｂに弾性的に挟み込んで、ドライバビット３の振れを抑制する構成とする。 - 特許庁
  • In two adjoining memory cells 17m5, 17m6 which share a bit line 19m6, the same information is stored in two memory functional bodies m5r, m6l located in an opposite side through a gate electrode to two memory functional bodies m5l, m6r located above a diffusion region electrically connected to the bit line 19m6.
    ビット線１９ｍ６を共有する隣接した２つのメモリセル１７ｍ５、１７ｍ６において、前記ビット線１９ｍ６に電気的に接続された拡散領域の上方に位置する２つのメモリ機能体ｍ５ｌ、ｍ６ｒとはゲート電極を介して反対側に位置する２つのメモリ機能体ｍ５ｒ、ｍ６ｌに同じ情報が記憶されている。 - 特許庁
  • Further, column clear operation is performed using one additional bit line, one additional word line, and series two devices, write-in operation is achieved.
    さらに、1本の追加ビットライン、1本の追加ワードラインおよび直列の2つのデバイスを用いて、列クリア操作を実施し、書き込み操作を達成する。 - 特許庁
  • To increase a cell current ratio of a programmed state to an erased state of a two-bit storing type nonvolatile memory cell, and also to reduce power consumption.
    ２ビット格納型不揮発性メモリセルのプログラムと消去状態のセル電流比の増大をはかるとともに消費電力を低減する。 - 特許庁
  • Since temperature changes of the two laser elements 11, 12 are complementary in the case of continuously outputting the same bit, the temperature changes of these laser elements 11, 12 can be eased.
    同一ビットを連続して出力するとき、二つのレーザ素子の温度変化は相補的なので、レーザ素子の温度変化が緩和される。 - 特許庁
  • At the time of first emission, a corresponding LED emits light for a predetermined time (corresponding to thirty-two pulses of the control signal) if the significant 1-bit is '1'.
    第１回目の発光において、上位１ビットが「１」の場合、対応するＬＥＤを所定時間（制御信号の３２パルス分）発光させる。 - 特許庁
  • A wireless transmitter includes a rectangular wave signal generating section 2 for generating two or more rectangular wave signals in accordance with data of 1 bit.
    １ビットのデータに対応して２以上の矩形波信号を生成し送信アンテナ３に供給する矩形波信号生成部１０２を備える。 - 特許庁
  • For example, when the values of the two-bit 80 are '00', '01', '10' and '11', the frequency dividing ratios of 1, 1/2, 1/4 and 1/8 are set.
    例えば２ビット８０の値がそれぞれ“００”、“０１”、“１０”、“１１”であることに対して、１，１／２，１／４，１／８の分周比が設定される。 - 特許庁
  • In the cache memory device 10, an effective bit register 40 and n (n is a natural number of two or larger) banks B are formed in a single integrated circuit.
    キャッシュメモリ装置１０は、有効ビットレジスタ４０とｎ（ｎは２以上の自然数）個のバンクＢとが単一の集積回路に形成される。 - 特許庁
  • The bit plate 14 is jointed to one of chain links 31, 31 in a straddling state on at least adjacent two chain links 31, 31.
    ビットプレート４を、エンドレスチェーン３を構成する、少なくとも隣接する２個のチェーンリンク31，31に跨った状態でいずれかのチェーンリンク31に接合する。 - 特許庁
  • The memory device for storing one or a plurality of addresses includes a coincidence line and first and second memory cells forming a two-bit memory cell.
    １つ又は複数のアドレスを格納するためのメモリ・デバイスは、一致ラインと、２ビット・メモリ・セルを形成する第１及び第２のメモリ・セルを含む。 - 特許庁
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