「array chip」を含む例文一覧(684)
＜前へ 1 2 .... 4 5 6 7 8 9 10 11 12 13 14 次へ＞- To provide a self-scanning two-dimensional light emitting element array in which a chip area is reduced, i.e., cost reduction is achieved, by decreasing the number of bonding pads thereby eliminating the need of an advanced wire bonding technology while reducing the occupation area of the bonding pad.
ボンディングパッドの数を減らすことで、高度なワイヤボンディング技術を不要とし、および、ボンディングパッドの専有面積を減らすことで、チップ面積の縮小すなわちコストダウンを図った自己走査型２次元発光素子アレイを提供する。 - 特許庁 - As to this X-ray detector, an X-ray detection element group 100 is formed by layering element groups 1 and a silicon photo-diode array chip 3, the element groups 1 each comprising a plurality of scintillator elements arranged like a matrix in a channel direction and in a slice direction.
このＸ線検出素子群１００は、チャンネル方向スライス方向にマトリックス状に配列された複数のシンチレータ素子より成る素子群１とから成るシリコンフォトダイオードアレイチップ３とを積層させたものである。 - 特許庁 - The image forming apparatus using the face light emission laser array comprises a means for varying the emission intensity of each chip by a unit of pixel and a means for controlling the emission time period, thereby controlling the forming of primary and secondary latent images in one pixel.
面発光レーザアレイを用いた画像形成装置において、画素単位で各チップの発光強度を可変する手段及び発光時間を制御する手段を持つことで、１画素の主副の潜像形成を制御する。 - 特許庁 - Preferably, a controller performing set-up algorithm is formed on the same chip, mostly preferably, this set-up program decides a writing current (some times, a writing current is plural) used when binary data bits are written in a memory cell array, simultaneously, a writing current holding data previously written in the other memory cell of the array.
好ましくは、これと同じチップ上にセットアップアルゴリズムを実行するコントローラが形成され、最も好ましくは、このセットアッププログラムは、アレイのメモリセルに２進データビットを書き込む際に使用される書き込み電流（書き込み電流は複数の場合もある）であって、同時に、アレイの他のメモリセルに以前書き込まれたデータを保持する書き込み電流を決定する。 - 特許庁 - Thereby, since the layout of an internal power source circuit in the interface circuit 1 can be designed by adjusting to half the power consumption of a chip, wiring width of a power source wiring can be reduced, and also chip size can be reduced by dispersing power consumption to independent internal power sources according to the division of the unit memory cell array.
このようにすれば、チップの消費電力の１／２に合わせてインタフェース回路における内部電源回路のレイアウトを設計することができるので電源配線の配線幅を小さくすることができ、また上記単位メモリセルアレイの分割に応じて消費電力を独立の内部電源に分散することにより、チップサイズの縮小を図ることが可能になる。 - 特許庁 - In the case of connecting bonding pads 2 formed on an IC chip 1 to inner-leads 3 of a lead frame through respective bonding wires (w), the array pitch of the bonding pads 2 in the vicinity of the corner of the IC chip 1 is set to have pitch intervals corresponding to the amount of a wire flow of bonding wires (w) which is generated at the time of resin molding.
ＩＣチップ１に形成されたボンディングパッド２とリードフレームのインナリード３との間がボンディングワイヤｗで結線される場合に、ＩＣチップ１のコーナー部近傍におけるボンディングパッド２の配列ピッチが、樹脂モールド時に生じるボンディングワイヤｗのワイヤ流れ量の大小に応じたピッチ間隔となるように設定されている。 - 特許庁 - Relating to the optical module containing a waveguide chip 7 with the array waveguide 3 having the optical multiplexing/demultiplexing function formed on its surface and a Peltier element 8 for controlling the temp. of the waveguide chip 7 in a package 11, the Peltier element 8 is fixed to the package 11 through adiabatic material 12 so that its heat radiation surface 8a is exposed out of the package 11.
表面に光の合分波機能を有するアレー導波路３が形成された導波路チップ７と、該導波路チップ７を温度制御するペルチエ素子８がパッケージ１１に収容されてなる光モジュールにおいて、前記ペルチエ素子８は、その放熱面８ａがパッケージ１１外に露出するように断熱材１２を介してパッケージ１１に固定されている。 - 特許庁 - The present invention extends the concept of a standard array waveguide grating (AWG), which focuses each wavelength component launched via an input AWG to Roland circle inside a planar lightwave chip (PLO) where discrete waveguides are located, to one which focuses each wavelength component outside of the PLC chip along a straight line.
本発明は、離散導波路が配置されるプレーナ光波チップ（ＰＬＣ）内部のＲｏｗｌａｎｄ円に、入力ＡＷＧを介して発射された各波長成分を集束し、１つの直線に沿ってＰＬＣチップの外側に各波長成分を集束する、標準のアレイ導波路回折格子（ＡＷＧ）の概念を拡張する。 - 特許庁 - The optical waveguide module is provided with an optical waveguide chip 9 which has an optical waveguide circuit having the light transmission characteristic changed by at least the temperature, like an array waveguide type diffraction grating, a temperature control module 8 which has a heating function to control the temperature of the optical waveguide chip 9, and a heat spreader 12 which diffuses heat generated from the temperature control module.
例えばアレイ導波路型回折格子等の、少なくとも温度によって光透過特性が変化する光導波路回路を有する光導波路チップ９と、発熱機能を有して光導波路チップ９の温度を調節する温度調節モジュール８と、温度調節モジュール８から発した熱を拡散する均熱化素子１２とを設ける。 - 特許庁 - In constitution in which a plurality of stages of bare chips 1, 2, 3 for a semiconductor circuit are stacked and upper-lower external electrodes are connected mutually, chip-select pad groups 6 or the like arrayed at fixed array pitches for selecting the bare chips and signal pad groups 7a, to which signals working the bare chips are transmitted, are contained as the external electrodes for each bare chip.
半導体回路のベアチップ１，２，３を複数段積み重ね、上下の外部電極同士を接続した構成で、各ベアチップの外部電極としては、ベアチップを選択するための所定の配列ピッチで配列されたチップセレクトパッド群６ａ，６ｂと、ベアチップを機能させる信号が供給される信号パッド群７ａ，７ｂとを含む。 - 特許庁 - Each of the semiconductor chips 4, 5 and the group of electrodes for external connections 6 are arranged in the lengthwise direction of the sticking-out part 2a, and of each semiconductor chip, the semiconductor chip 5 at least adjacent to the terminal electrode group 6 for connections is provided with metallic thin film wiring patterns 8, 9 formed to extend in the direction of their array.
前記各半導体チップ４，５と前記接続用端子電極群６とを、前記はみ出し部２ａの長手方向に並べて配設し、前記各半導体チップのうち少なくとも前記接続用端子電極群６に隣接する半導体チップ５に、金属の薄膜による配線パターン８，９を、これらの並び方向に延びるように形成する。 - 特許庁 - The head chip 402 is formed by setting to a reference member 602 an element substrate 604 where a discharge energy generation element array (not shown) for applying a discharge energy to a print solution is set to a flow path, a top plate 605 for forming the flow path opposite to the element substrate, and a chip tank 603 for supplying the print solution to the flow path.
ヘッドチップ４０２は、プリント液に吐出エネルギーを付与する吐出エネルギー発生素子列（不図示）が流路に対して設けられた素子基板６０４と、これに対向して流路を形成する天板６０５と、流路にプリント液を供給するチップタンク６０３とが基準部材６０２に取り付けられることにより構成されている。 - 特許庁 - To provide an optical writing unit enabling an output image with a less-uneven density of image to be obtained by keeping the luminescence quantity of light fixed even if the luminescence profile with each luminescence-element array chip is uneven, an image formation device and a process cartridge.
各発光素子アレイチップにおける発光特性にばらつきがあっても、発光光量を一定にし、画像の濃度むらの少ない出力画像を得ることができる光書込ユニット、画像形成装置及びプロセスカートリッジを提供する。 - 特許庁 - To provide a flip chip ball grid array package structure capable of preventing the phenomenon that stress is increased by the deviation of a position induced by the change of a temperature after connecting a solder ball and a printed circuit board and the solder ball is cracked.
ソルダーボールとプリント回路ボードとを結合した後、温度の変化によって発生する位置のずれにより応力が増大して、ソルダーボールに亀裂が発生する現象を防ぐことのできるフリップチップボールグリッドアレイパッケージ構造を提供する。 - 特許庁 - Therefore, since the number of the ferroelectric memory cells to be connected to the wires can be increased without reduction in speed, the efficiency of the ferroelectric memory cell array can be extremely increased and as a result, the size of a chip can be reduced.
したがって、速度低下なしに、配線に連結される強誘電体記憶セルの個数を増加させることができるので、強誘電体記憶セルアレイの効率を極大化することができ、結果的に、チップの大きさを減らすことができる。 - 特許庁 - Consequently, the reflective layer 20 can be formed easily in desired shape, small-size mass production can be attained without affected by the chip size of the LED, and work productivity can be enhanced sharply because an LED array type can be manufactured easily.
これにより、反射層２０を所望の形に容易に製作でき、ＬＥＤチップサイズの影響なく小型で大量生産が可能で、ＬＥＤアレイタイプにも容易に製作が可能なため作業生産性を大きく向上させる効果が得られる。 - 特許庁 - To provide a driving circuit capable of making it efficient to layout nonvolatile ferro-electric memory elements wherein a cell array part is divided into two and any cell is made selectable, minimizing the chip in size, and maximizing the elements in the driving performance.
セルアレイ部を二つに分割してその中から任意のセルを選択できるようにした不揮発性強誘電体メモリ素子のレイアウトを効率的にし、かつチップのサイズを最小化し、素子の駆動能力を極大化できる駆動回路を提供する。 - 特許庁 - The components 7, transferred to the chip component positioning hole 11 of the plate 3, are dropped on the board 1 positioned under the array 15 by drawing the plate 4 from the frame 6, and the components 7 are placed on the board 1.
振込プレート３のチップ部品位置決め穴１１に振り込んだチップ部品７をスライドプレート４を枠６から引き抜くことにより、チップ部品配列部１５の下に位置決めした配線基板１上に落下させ、チップ部品７を配線基板１に搭載する。 - 特許庁 - The seal part 130 for charging liquid crystal between a TFT array substrate 110 and a counter substrate 120 while holding the substrates at predetermined intervals is formed by using an on-chip spacer 131 which is formed to a given height by using patterning by photolithography.
ＴＦＴアレイ基板１１０と対向基板１２０との間を所定の間隔に維持しその基板間に液晶を封止するシール部１３０を、フォトリソグラフィによるパターニングを用いて所定の高さに形成されたオンチップスペーサ１３１で形成する。 - 特許庁 - In this image matching function-equipped slide type image sensor chip, a rectangular array sensor senses a finger sliding and passing through on it and obtains a fingerprint fragment analog signal, which is converted into an amplification signal by a gain adjustable amplifier.
本発明の画像照合機能搭載スライド式映像センサーチップにおいて、長方形アレイセンサーは、その上を滑り通過する指を感知し指紋断片アナログ信号を取得、それはゲイン調節可能増幅器によって増幅信号に変換される。 - 特許庁 - To provide a chip-size package and its manufacture, which can make a highly accurate electrical connection between a bump and a wiring pattern and obtain both bump-pitch reduction and bump-strength improvement, and which are high in mass-productivity by forming a bump array into a multilayered structure.
バンプアレイを複数階層構造とすることにより、バンプと配線パターンとの高精度な電気接続ができ、バンプピッチ縮小とパンプ強度向上の両立ができ、かつ量産性の高いチップサイズパッケージ及びその製造方法を提供する。 - 特許庁 - Each galvano control part 22(n) is provided with a field programmable gate array (FPGA) 50(n) of one chip, digital-analog conversion circuits (DAC) 60(n), 62(n) for X axis and Y axis, and galvano driving circuits 64(n), 66(n) for X axis and Y axis.
各ガルバノ制御部２２(n)は、１チップのフィールドプログラマブル・ゲートアレイ（ＦＰＧＡ）５０(n)と、Ｘ軸およびＹ軸用のディジタル−アナログ変換回路（ＤＡＣ）６０(n)，６２(n)と、Ｘ軸およびＹ軸用のガルバノ駆動回路６４(n)，６６(n)とを有している。 - 特許庁 - In this method, since the STM chip can be moved to an accuracy of one nm, the two-dimensional array of the quantum dots in the period of several tens of um, that is, the short period of the same level as the size of the quantum dots is possible, whereby the quantum dots of a high density are obtained.
本方法では、ＳＴＭチップをｎｍの精度で移動できるので、数１０ｎｍ、すなわち量子ドットのサイズと同程度の短周期での２次元配列が可能であり、よって高密度の量子ドットが得られるという特徴を有する。 - 特許庁 - To provide a technique for reducing the mounting area of the whole LED driving circuit and manufacturing costs for an IC chip etc., while satisfying conditions under which an LED can be driven with a constant current even if a large current is made to flow through an LED array.
ＬＥＤアレイに大電流を流す場合であっても、ＬＥＤを定電流駆動することができる条件を満たしつつ、ＬＥＤ駆動回路全体の実装面積及びＩＣチップ等の製造コストを抑制できる技術を提供する。 - 特許庁 - The dispersion in the thickness of the low-viscosity transparent resin is less than dozens of μm, the dispersion of an optical distance between a rod lens array and the bear chip sensor IC 5 is decreased and the dispersion in the resolution of the contact image sensor is reduced as well.
低粘度の透明の樹脂の厚さのばらつきが数１０μｍ以下となるので、ロッドレンズアレイとベアーチップセンサＩＣ５との間の光学的距離のばらつきが減少し、密着イメージセンサの解像度のばらつきも少なくなるという効果を奏する。 - 特許庁 - To provide an optical fiber array device capable of being connected cost, high precision and high density is allowed to many input/output channel waveguides (port) inexpensively, highly precisely and at a high density in a multilayered light wave circuit board (chip), and to provide a waveguide type multilayered light wave circuit module using the device.
多層光波回路基板（チップ）における多数の入出力チャネル導波路（ポート）に対して、低コスト、高精度、高密度な接続が可能な光ファイバアレイ装置およびそれを用いた導波路型多層光波回路モジュールを提供する。 - 特許庁 - This semiconductor memory is provided with the memory array 122 provided in the same semiconductor chip 1, a power source voltage pad 125 for supplying power source voltage VDD, and a ground voltage pad 126 for supplying ground voltage VSS.
同一の半導体チップ１に設けられたメモリアレイ１２２とデータ処理部３に対して、電源電圧ＶＤＤを供給するための電源電圧パッド１２５および接地電圧ＶＳＳを供給するための接地電圧パッド１２６が設けられている。 - 特許庁 - To provide a method of manufacturing an array type semiconductor device at the wafer level wherein a conductive paste is applied to both ends of a semiconductor chip to form electrodes instead of bonding a metal plate to the first principal plane of a semiconductor wafer.
半導体ウェハの第一主面に金属板を接着させることなく半導体チップの両端に導電性ペーストを塗布する事によって電極を設置し、アレイ型半導体装置をウェハレベルで製造する方法を提供すること。 - 特許庁 - To provide a superconducting digital analog conversion circuit which improves an apparent preparation yield without enlarging both a chip size and a junction mounting density by a spare array, and a driving method of a bias current in the conversion circuit.
予備のアレーによって、チップサイズと接合実装密度の両方を大きくすること無しに見かけの作成歩留まりを改善する超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法を提供する。 - 特許庁 - Architectures derived from the proposed template are integrated in a generic System on Chip (SoC) and consist of reconfigurable coprocessors for executing nested program loops whose bodies are expressions of operations performed in a functional unit array in parallel.
提案するテンプレートから得られるアーキテクチャは一般的なチップシステム（ＳｏＣ）に集積され、ボディが平行のファンクショナルユニットアレイにおいて実行されるオペレーションのエクスプレッションであるネステッドプログラムループを実行するリコンフィギュラブルコプロセッサにより構成されている。 - 特許庁 - In a non-volatile semiconductor memory in which read-out operation from an arbitrary memory cell array block MA and write-in or erase operation of the other memory cell array block MA can be performed simultaneously on one chip, the device has a security function against illegal rewriting after data are written once, while the device can be provided with a memory cell array block MA storing the information requiring no rewrite.
任意のメモリセルアレイブロックＭＡからの読み出し動作と、他のメモリセルアレイブロックＭＡの書き込みまたは消去動作とを１チップ上において同時に実行できる不揮発性半導体記憶装置１において、ライトステートマシン（ＷＳＭ）７によってブロックロック設定部Ｌにブロックロック（ロックビット）を設定することで、１回データを書き込んだ後の不正書き換えに対するセキュリティ機能を有すると共に書き換えを必要としない情報を格納するメモリアレイブロックＭＡを設けることができる。 - 特許庁 - In the long go-around multiplex/demultiplex module, the chip area is decreased to a quarter or smaller of the case where 8 chips on which a 1×4 array waveguide grid is formed are used by integrating four 1×4 array waveguide grids 15 or 16 into two planar waveguide circuit chips 13 and 14, respectively, furthermore, the module size is decreased.
この波長周回性合分波モジュールでは、４つの１×４アレイ導波路格子１５あるいは１６それぞれを、平面導波回路チップ１３あるいは１４の２枚に集積することで、１つの１×４アレイ導波路格子が形成されたチップを８枚使用するよりも、チップ面積を１／４以下にでき、ひいてはモジュールサイズを低減することが可能である。 - 特許庁 - In a control circuit 201 provided in the semiconductor memory device, a chip connection part 300 provided with pads 301-306 is constituted so as to correspond to the maximum capacity of a memory cell array provided in the semiconductor memory device, and even when having a memory cell array having capacity being less than the maximum capacity, arrayed places and the number of these pads 301-306 are decided fixedly.
半導体記憶装置に備える制御回路２０１上において、パッド３０１〜３０６を備えたチップ接続部３００は、半導体記憶装置内に備えられるメモリセルアレイの最大容量に対応した形で構成されていて、その最大容量未満の容量のメモリセルアレイを持つ場合であっても、これらパッド３０１〜３０６の配置場所や個数は固定的に決定されている。 - 特許庁 - To provide a light-emitting semiconductor chip 1 which comprises an array 3 of semiconductor layers containing an activity layer 2 which forms electromagnetic radiation, and a passivation layer 12, disposed in the exit side of the array of the layers and which enables radiation emission to be adjusted and set to a target range during the manufacturing period to be more simple and lower cost than in the conventional technology.
電磁放射を生成する活性層２を含んでいる半導体層列３と、この層列の出射側に配置されているパシベーション層１２とを備えている発光半導体チップ１において、発光が製造期間中従来技術の場合よりも一層簡単かつコスト面で有利に目標領域に調整設定可能である半導体ストラクチャを提供する。 - 特許庁 - The apparatus for inspecting a print head comprises an image reader 11 having a line sensor, an image processor 10 for converting information delivered from the line sensor into a digital image and calculating the measurement distance of an article by arithmetic operation, and a unit 12 for lighting the LED chip on an LED array substrate by controlling the current level to a constant level for each chip.
ラインセンサを有する画像読取装置１１と、ラインセンサから送られてきた情報をディジタル画像に変換し、演算処理を行ない、被検査物の測定距離を算出する画像処理装置１０と、ＬＥＤアレイ基板のＬＥＤチップの各チップ毎に一定の電流値に制御してＬＥＤチップを点灯させる点灯装置１０とを具備して構成される。 - 特許庁 - The inkjet head 4 comprises an inkjet head chip 41 having a nozzle array 42a arranged with ink ejection openings 42 on the forward end face 41a, a manifold 48 bonded to the side part of the inkjet head chip and introducing ink thereto, a housing frame 53 for containing the manifold, and an ink heater 49 for heating ink in the manifold through the manifold between the manifold and the housing frame.
先端面４１ａにインク吐出口４２が並んだノズル列４２ａを有するインクジェットヘッドチップ４１と、インクジェットヘッドチップの側部に接着固定されインクジェットヘッドチップにインクを導くマニホールド４８と、マニホールドを収納する筐体フレーム５３と、マニホールドと筐体フレームの間において、マニホールドを介してマニホールド内部のインクを加熱するインクヒータ４９と、を備えるインクジェットヘッド４である。 - 特許庁 - The method for manufacturing a semiconductor device comprises a step for preparing a firm macrochip 11, a step for preparing an IC chip 10 having an area 13 for mounting the firm macrochip and an area 15 where a gate array is formed, and a step for mounting the firm macrochip 11 in the mounting area 13 of the IC chip 10.
本発明に係る半導体装置の製造方法は、ファームマクロが作り込まれたファームマクロチップ１１を準備する工程と、前記ファームマクロチップを搭載するための搭載領域１３及びゲートアレイが形成された領域１５を有するＩＣチップ１０を準備する工程と、前記ＩＣチップ１０における搭載領域１３に前記ファームマクロチップ１１を実装する工程と、を具備するものである。 - 特許庁 - Connection terminals 11A, 11B for wires on the array substrate AR are provided and effective resistance detecting terminals 13A, 13B for detecting connection resistance between the terminal electrodes 6A, 6B of the IC chip 6 connected to these connection terminals 11A, 11B are also provided for a pair of terminal electrodes 6A, 6B having identical potential and having been electrically connected in the IC chip 6.
ＩＣチップ６内部で電気的に接続される同一の電位を有する一対の端子電極６Ａ，６Ｂに対応して、アレイ基板ＡＲ上の配線の接続端子１１Ａ，１１Ｂが設けられ、これら接続端子１１Ａ，１１Ｂと接続されてＩＣチップ６の端子電極６Ａ，６Ｂ間の接続抵抗を検出するための実効抵抗検出端子１３Ａ，１３Ｂが設けられている。 - 特許庁 - A plurality of terminal pads 27 for mounting an IC chip 31 are mounted on a main surface 12 of a coreless wiring board 10, and a plurality of pads 41 for PGA (pin grid array) for electrical connection with an external board are provided on a rear surface 13.
コアレス配線基板１０の主面１２上には、ＩＣチップ３１を搭載するための複数の端子パッド２７が設けられるとともに、裏面１３上には外部基板との電気的接続を図るための複数のＰＧＡ用パッド４１が設けられている。 - 特許庁 - To provide a semiconductor memory device in which the number of memory cells per bit line is increased by dissolving a current of a bit line caused regularly by an off-leak current of a memory cell, enlarging of the scale of a memory cell array is realized, and chip area can be reduced.
メモリセルのオフリーク電流により定常的に生じるビット線の電流を解消することにより、ビット線あたりのメモリセル数を増加させ、メモリセルアレイの大規模化を実現し、チップ面積の低減が可能な半導体記憶装置を提供する。 - 特許庁 - Tips of a plurality of probe needles 2 held by a holding member 3 is arranged around a substantially rectangular opening 7 disposed in the center of a printed-wiring board 1 so that the tips matches an electrode array such as an LSI chip as an inspected body.
プリント配線基板１の中央に設けられたほぼ矩形状の開口部を７の周辺には、被検査体であるＬＳＩチップなどの電極の配列に合わせるようにして、保持部材３で保持されている複数のプローブ針２の先端部が配置されている。 - 特許庁 - Emission of a plurality of light emitting elements 3 arranged, at a specified interval, in each light emitting diode array chip 2 is set such that the comparison results of characteristic value in the exposure intensity distribution of the light emitting elements 3 fall within a preset range.
各発光ダイオードアレイチップ２に所定間隔で配列された複数の発光素子３の露光強度分布における特性値の比較結果が有効画像領域にわたってあらかじめ設定した範囲に収まるように発光素子３の発光量が設定される。 - 特許庁 - To provide a layout of a word activation block which expands the flexibility of the layout of a peripheral element region surrounding a memory cell array, and provide an internal pattern layout of a semiconductor memory device capable of wiring for a word active signal without increasing the chip size.
メモリセルアレイ周辺の周辺素子領域の配置の自由度を広げるワード活性化ブロックの配置を提供することと、チップサイズを大きくすることなく、ワード活性信号の配線を行なうことのできる半導体メモリ装置の内部パターン配置を提供すること。 - 特許庁 - The assembling apparatus presses the lower face to the compressors to tightly fasten the plurality of fasteners for aiding the formation of the electrical connection of the chip package and the circuit board in the Land Grid Array assembly.
前記組立装置は、前記下面を前記圧縮装置に押し付けて圧縮し、それによって、前記複数の締結具を締め付け得るようにすることにより、前記ランド・グリッド・アレイ組立体におけるチップ・パッケージと回路基板との電気的接続の形成を助ける。 - 特許庁 - An array of MEMS mirrors or other redirecting elements is positioned at the focus location for independently redirecting each of the wavelength channels back to any number of selected output AWGs formed on the same PLC chip as the input AWG.
ＭＥＭＳミラーのアレイまたは他の再方向付け要素は、入力ＡＷＧと同一のＰＬＣチップ上に形成される任意の数の選択された出力ＡＷＧに戻して各波長チャネルを独立して再方向付けする焦点位置に配置される。 - 特許庁 - To provide an image sensor which comprises a light receiving element array and an A/D conversion circuit in a single IC chip, wherein it can be intended to efficiently execute such a high functional process as materializing a zoom-up function, and to make compact the image sensor, and increase its speed and accuracy.
単一のＩＣチップに受光素子アレイとＡ／Ｄ変換回路とを備えるイメージセンサにおいて、ズームアップ機能を実現するなど高機能な処理を効率良く実行できるようにすること、及びイメージセンサの小型化，高速化，高精度化を図ること。 - 特許庁 - As a concrete example, I/O pads 12 on a chip 10 are made of aluminum or aluminum alloy and arranged in an array so as to come into physical contact with the corresponding metal pads or metal laminate 18 pads 16 on a board 14, and the metal is bonded to aluminum by diffusion.
１つの具体例において、チップ上のＩ／Ｏパッドはアルミニウム又はアルミニウム合金から作られ、基板の相当する金属パッド又は金属積層パッドと物理的に接触するように配列配置され、該金属はアルミニウムと拡散結合される。 - 特許庁 - Light emitted from the surface emitting laser array chip of the semiconductor laser 10a is made incident on the half mirror 10c through only an air layer, and the light transmitted through the half mirror 10c is outputted from the light source unit 10 through the collimator lens 10d and the aperture plate 10e.
半導体レーザ１０ａの面発光レーザアレイチップから射出された光は空気層のみを介してハーフミラー１０ｃに入射し、ハーフミラー１０ｃを透過した光は、コリメートレンズ１０ｄ及び開口板１０ｅを介して光源ユニット１０から出力される。 - 特許庁 - To solve the following problem: in a solid-state imaging apparatus in which a plurality of valid pixel areas different in aspect ratio are divided in an imaging area, when a light shielding pixel array for OB clamp is provided along an outer surface of the imaging area, a ratio of pixel area occupying in a chip increases.
撮像領域内にアスペクト比の異なる複数の有効画素領域が区画される固体撮像装置において、撮像領域の外周に沿ってＯＢクランプ用の遮光画素配列を設ける場合、チップに占める画素面積の比率が増大してしまう。 - 特許庁 - The electronics semiconductor chip is formed of a growth substrate (1) equipped with a structured growing surface (2) having a lot of protrudes (4) and recesses (3), and an array of active layers (5) deposited on the growing surface (2).
オプトエレクトロニクス半導体チップにおいて、 − 多数の凸部（４）および凹部（３）を有する構造化された成長面（２）を備えた成長基板（１）と、 − この成長面（２）にデポジットされるアクティブ層列（５）と有することを特徴とするオプトエレクトロニクス半導体チップを構成する。 - 特許庁
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