「array chip」を含む例文一覧(684)
＜前へ 1 2 .... 4 5 6 7 8 9 10 11 12 13 14- To improve a yield and an efficiency of assembly by uniformizing beam spot characteristics and stabilizing image quality, and also correcting positional accuracy to a coupling lens by simple adjustment, even when variation is caused in light-emitting positions among light-emitting sources accompanying an mounting error of a semiconductor laser array chip.
ビームスポット特性の均一化及び画像品質の安定化を図るとともに、半導体レーザアレイのチップ実装誤差に伴う発光源間の発光点の位置にばらつきが生じる場合でも、カップリングレンズに対する配置精度を単純な調整により修正することで、歩留まりを向上させ、組立効率を向上させる。 - 特許庁 - This spacer forming method consists of continuously forming the columnar film spacer patterns 2-1 in the outer peripheral part on the counter substrate splitting line 2-8 of a seal chip pattern 2-6A so as to form partition walls of exuding of a sealing material to the counter substrate splitting line 2-8 when forming the columnar film spacer patterns between the array substrate and the counter substrate.
アレイ基板と対向基板間に柱状膜スペーサパターンを形成する際に、柱状膜スペーサパターン部２−１を、シールチップパターン２−６Ａの対向基板割断ライン２−８側外周部に連続形成し、シール材の対向基板割断ライン２−８への浸み出しの障壁となるような配置にする。 - 特許庁 - Wide-intervals (including bonding pads 2a colored in gray) of both side corners of one or more sides of the semiconductor chip are bonded with connection specifications of zigzag pad constitution, and narrow intervals nearby the center (including uncolored bonding pads 2a) are bonded with single-array specifications.
半導体チップの１以上の辺の両サイドコーナー部の間隔の広い部分（グレーに着色されたボンディングパッド２ａを含む部分）は、千鳥パッド構成の接続仕様でボンディングし、中央近傍の間隔が狭くなる部分（着色されていないボンディングパッド２ａを含む部分）では単列仕様にてボンディングする。 - 特許庁 - The array type chip for gene detection prevents mutual contamination between specimens, is highly integrated and has excellent operability and economic efficiency by making a reaction mixed phase for carrying out an enzymatic amplification reaction exhibit a liquid, a gel-like or a solid state in amplification and detection of a gene.
遺伝子の増幅・検出を行なう際、酵素的増幅反応を行う反応混合相を操作温度によって液状、ゲル状、又は固体状を呈するようにすることにより、検体間の相互汚染が防止され高集積化された、操作性及び経済性に優れたアレー型の遺伝子検出用チップを提供することが可能となる。 - 特許庁 - In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.
本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁 - A reference voltage generating circuit 110 for supplying each driver IC 100 with a reference voltage VREF at LED head mounting is prepared previously in the TEG chip 310 formed on a wafer 300 together with a plurality of the driver ICs 100 for driving an LED array in addition to a circuit for testing each driver IC 100.
ウェハ３００上に、ＬＥＤアレイを駆動するための複数のドライバＩＣ１００と共に形成したＴＥＧチップ３１０内に、各ドライバＩＣ１００を試験するための回路に加えて、ＬＥＤヘッド実装時に各ドライバＩＣ１００に基準電圧ＶＲＥＦを供給するための基準電圧発生回路１１０を作り込んでおく。 - 特許庁 - This biopolymer analysis chip 1 is equipped with a transparent substrate 17, a solid imaging device 3 formed by arraying double gate transistors 20 in a two-dimensional array shape on the transparent substrate 17, a reflection prevention film 35 formed on the light receiving surface of the solid imaging device 3, and spots 60, 60 scattered in a matrix form on the surface of the reflection prevention film 35.
生体高分子分析チップ１は、透明基板１７と、透明基板１７上においてダブルゲートトランジスタ２０を二次元アレイ状に配列してなる固体撮像デバイス３と、固体撮像デバイス３の受光面上に成膜された反射防止膜３５と、反射防止膜３５の表面上においてマトリクス状に点在したスポット６０，６０，…と、を具備する。 - 特許庁 - A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data to a nonvolatile configuration memory in the integrated circuit from an external source via an input port in the integrated circuit.
システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上の不揮発性設定メモリへ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁 - This automatic focusing system comprises a means for changing the focusing position by every raster scanning line, and a control means for determining the focusing position by comparing the image information of every scanning line, the scanning line is an oblique scanning line having both of a horizontal component and a vertical component to the chip array on a semiconductor wafer.
本発明の自動焦点システムは、ラスター走査線毎に焦点位置を変化させる手段と、該走査線毎の画像情報を比較して合焦位置を割り出す制御手段とを備えたものであって、前記走査線は半導体ウエハ上のチップ配列に対し水平成分と垂直成分とを合わせ持った斜め走査線となるようにする。 - 特許庁 - When the conductivity type of the diffusion layer of a dummy cell region 22 is made opposite to that of the diffusion layers of adjacent memory cells, the diffusion layer formed in the dummy cell region 22 can also the used as a well potential supplying diffusion layer and the increase of the chip area caused by the increase of the split number of a memory cell array section can be suppressed.
ダミーセル領域２２の拡散層の導電型をそれと隣接するメモリセルのセルの拡散層と逆にすれば、ダミーセル領域２２に形成される拡散層をウェル電位供給用拡散層として兼用することができ、メモリセルアレイ部の分割数が増大することによるチップ面積の増大を抑制することができる。 - 特許庁 - To restrain a sample from being sucked to remain in a portion contacting with the sample for reaction and/or analysis, to enhance reaction efficiency thereby, and to attain quick and highly sensitive analysis, in a chemical micro-device used for the reaction and the analysis using a very small amount, such as a micro-chip, a micro-array and a micro-reactor.
マイクロチップ，マイクロアレイ，マイクロリアクター等の微小な量で反応や分析を行うのに使用する化学用マイクロデバイスにおいて、反応や分析を行う試料と接触する部分に、試料が吸着されて残留するのを抑制し、これにより反応効率を向上させると共に、迅速で高感度な分析が行えるようにする。 - 特許庁 - A light emitting element array chip 1 is configured of switching thyristors S, n light emission inhibition parts D and n gate lateral wires GH which are individually connected to gate electrodes gs of the switching thyristors S and a plurality of light emitting thyristors T wherein the N-th gate gt is connected to any one of the n gate lateral wires GH.
スイッチ用サイリスタＳと、スイッチ用サイリスタＳのゲート電極ｇｓに個別に接続されるｎ個の発光禁止部Ｄおよびｎ本のゲート横配線ＧＨと、ｎ本のゲート横配線ＧＨのうちのいずれか１つとＮゲートｇｔが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。 - 特許庁 - A light emitting element array chip 1 is composed of n (n is an integer ≥2) switching thyristors S, n signal transmission lines GH individually connected to N-gate electrodes (d) of the switching thyristors S and a plurality of light emitting thyristors T in each of which an N-gate electrode (b) is connected to any one of the n signal transmission lines GH.
ｎ（ｎは２以上の整数）個のスイッチ用サイリスタＳと、前記スイッチ用サイリスタＳのＮゲート電極ｄに個別に接続されるｎ本の信号伝送路ＧＨと、前記ｎ本の信号伝送路ＧＨのうちのいずれか１つとＮゲート電極ｂが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。 - 特許庁 - In an ASIC chip 1 with a built-in DRAM including a large-scale logic circuit 7, or the like, an entire DRAM macro 2 including not only a cell array part 6 of the DRAM but also an internal power supply circuit 4 is formed in a well 5 such as a Deep N well, and power is supplied to the DRAM macro 2 from the internal power supply circuit 4.
大規模なロジック回路７を含むＤＲＡＭ内蔵ＡＳＩＣチップ１等において、ＤＲＡＭのセルアレイ部６のみならず内部電源供給回路４を含めたＤＲＡＭマクロ２全体をＤｅｅｐ Ｎウェル等のウェル５内に形成し、このＤＲＡＭマクロの電源供給を前記内部電源供給回路から行うものである。 - 特許庁 - The light emitting element array chip comprises a large number of light emitting elements 3 arranged on the upper surface of a rectangular semiconductor substrate 1 along the longitudinal direction thereof wherein a light shielding member 4 having a large number of through holes 5 for leading out light from respective light emitting elements 2 is fixed to the arranging region of the large number of light emitting elements 2.
矩形状をなす半導体基板１の上面に、その長手方向に沿って多数の発光素子３を配列してなる発光素子アレイチップにおいて、前記半導体基板１の上面で、かつ多数の発光素子２の配列領域に、各発光素子２の光を外部に導出する多数の貫通孔５が穿設された遮光部材４を取着させる。 - 特許庁 - To provide a manufacturing method for a DNA chip extended as like a hollow tubular body, hardly contracted and broken, precluded from generating a trouble such as a crack and disorder in a cut face in a thinning process, or extremely low in the probability thereof, in a manufacturing process, and a microarray extremely low in deformation of a hollow tubular body spot and disorder of array thereof.
製造工程において、中空管状体に伸び、収縮、折れなどが起こりにくい、また薄片化工程においては割れや切断面の乱れ等の不都合が生じることがない、またはその確率が極めて低いＤＮＡチップの生産方法をまた、中空管状体スポットの変形、配列の乱れなどが極めて少ないマイクロアレイを提供する。 - 特許庁 - Since only a light emitting element T receiving light from an emission selecting element S which emits light by receiving a select signal can be made to emit light even if first and second driving signals are given commonly to the anode electrode 2 and the cathode electrode 3 of each array chip, a plurality of light emitting element arrays can be driven using a small number of driving ICs.
各アレイチップのアノード電極２およびカソード電極３に共通の第１および第２駆動信号を与えても、セレクト信号が与えられ発光する発光選択素子Ｓからの光を受光している発光素子Ｔのみを発光させることができるので、複数の発光素子アレイを少ない駆動用ＩＣで駆動することができる。 - 特許庁 - In a semiconductor device where a large-scale pixel array is made by planarly laminating plural sheets of semiconductor chips 16 having pixel arrays which is manufactured using semiconductor films made on insulating substrates 11 for the semiconductor film near the boundary face of the above lamination, the treatment of inactivating the property of the semiconductor is applied to it before the semiconductor chip 15 is cut out.
絶縁基板上に形成された半導体薄膜を用いて製造した画素アレーを有する半導体チップを複数枚平面的に貼合せて大規模画素アレーを形成する半導体装置において、前記貼合せ境界面近傍の半導体薄膜は、前記半導体チップが切出される前に前記半導体の性質を不活性化する処理が施されていることを特徴とする。 - 特許庁 - Outer connection solder balls 9 are arranged in an array on lands 8, a wiring separate part 7 formed as separated from the base film 2 is provided to the leading wiring 3 or the S-shaped inner leads 4, and the S-shaped inner leads 4 and chip electrodes 12 are connected together and sealed up with insulating epoxy resin sealing agent 13 for the formation of a BGA package.
複数のランド８には外部接続用のはんだボール９が整列され、引き回し配線３または複数のＳ字状インナーリード４には、ベースフィルム２から剥離して形成された配線剥離部７を有し、複数のＳ字状インナーリード４と複数のチップ電極１２は接続されて絶縁性のエポキシ樹脂などの封止剤１３によって密封されＢＧＡパッケージが構成される。 - 特許庁 - To provide a semiconductor optical integrated element such as a laser array element with modulators integrated therein, having configuration in which high-frequency signals to respective integrated modulating elements are kept uniform by enabling intervals and lengths of input interconnects to high-frequency electrodes on a chip (semiconductor optical integrated element) to be uniform while preventing reflection on a light emission end face of the semiconductor optical integrated element.
変調器を集積したレーザアレイ素子などの半導体光集積素子の光出射端面での反射を防止しつつ、チップ（半導体光集積素子）上の高周波電極への入力配線の間隔及び長さを均一にすることができ、集積された各変調素子への高周波信号を均一に保つことができる構成の半導体光集積素子を提供する。 - 特許庁 - The microwell array chip has a microwell layer having a plurality of microwells on the surface of a substrate, one microwell has a shape and size for storing only one biological cell, the bottom surface of the microwell has a magnetic membrane and does not have a magnetic member other than the magnetic membrane, and the surfaces of the magnetic membrane and microwell layer have a multilayered membrane made of a light shielding membrane and silica or parylene membrane.
基板の表面に複数のマイクロウェルを有するマイクロウェル層を有し、１つのマイクロウェルに1つの生体細胞のみを収容する形状と寸法を有し、マイクロウェルの底面に磁性膜を有し、磁性膜以外の磁性部材を有さず、磁性膜の表面およびマイクロウェル層の表面は、遮光膜およびシリカ膜またはパリレン膜からなる多層膜を有する、マイクロウェルアレイチップ。 - 特許庁 - In the semiconductor memory device having a control circuit C2 controlling an output of an on-chip compare signal OCC indicating pass/fail of data read from a memory array based on a scan signal SCAN and provided with a logic part, the prescribed terminal PAD out of a plurality of terminals for power source potentials provided in the semiconductor memory device is used for burn-in test.
バーンイン試験の際に、スキャン信号ＳＣＡＮに基づいて、メモリアレイから読み出したデータのパス／フェールを表すオンチップコンペア信号ＯＣＣの出力を制御する制御回路Ｃ２を有するロジック部を備えた半導体記憶装置において、半導体記憶装置に設けられた複数ある電源電位用端子のうち所定の端子ＰＡＤをバーンイン試験用として使用する。 - 特許庁 - In the semiconductor integrated circuit device of LGA (land grid array) structure, a semiconductor integrated circuit chip is mounted on the substrate surface side, lands composing a signal terminal are located on the substrate back side in grid, and electrodes composing a power source terminal for providing a power source voltage and a ground potential are located on both sides of the substrate, respectively.
ＬＧＡ（ランド・グリッド・アレイ）構成からなる半導体集積回路装置において、基板表面側に半導体集積回路チップを搭載し、信号用端子を構成するランドを上記基板裏面側にグリッド状に面配置し、電源電圧及び接地電位を供給するための電源用端子を構成する電極をそれぞれ上記基板側面側に設けるようにする。 - 特許庁 - In a state where a stage 8 on which the substrate 1 is placed and an array unit 10 on which plural laser modules 601 respectively having a semiconductor laser chip are mounted in rows are opposed in parallel with each other, the substrate 1 is scanned while radiating laser beams emitted by the semiconductor laser chips of plural laser modules 601 perpendicularly to a substrate surface in this aligner 100.
この露光装置１００は、基板１が載置されたステージ８と、それぞれ半導体レーザチップを有する複数のレーザモジュール６０１が列をなして搭載されたアレイユニット１０とを互いに平行に対向させた状態で、上記複数のレーザモジュール６０１の半導体レーザチップが出射したレーザ光をそれぞれ基板面に対して垂直に照射しながら基板１上を走査する。 - 特許庁 - To provide a prober device capable of forming a vertical type probe assembly into a multi-array structure and capable of solving a thermal expansion problem and a signal wire problem, to allow a probing test or a burn-in test concurrently and collectively in a plurality of chips, when inspecting characteristics of a circuit for a highly dense semiconductor chip or the like, and the probe assembly used therefor.
本発明は、高密度化される半導体チップなどの回路の特性を検査するにあたり、複数のチップに対し一括して同時にプロービングテスト或いはバーンインテストができるように、垂直型プローブ組立体をマルチ配列構造とするとともに熱膨張問題及び信号配線問題を解決したプローバ装置及びこれに用いるプローブ組立体を提供する。 - 特許庁 - A light-emitting element array chip 1 is constituted including n pieces of thyristors S for switch (n: an integer of ≥2), n pieces of control signal transmission lines GH connected individually to N gate electrodes (d) of the thyristors S for switch, and a plurality of thyristors T for light emission having N gate electrodes (b) connected to one of the n pieces of control signal transmission lines GH.
ｎ（ｎは２以上の整数）個のスイッチ用サイリスタＳと、前記スイッチ用サイリスタＳのＮゲート電極ｄに個別に接続されるｎ本の制御信号伝送路ＧＨと、前記ｎ本の制御信号伝送路ＧＨのうちのいずれか１つとＮゲート電極ｂが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。 - 特許庁 - The light emitting chip further includes: a permission signal setting part 170 for setting a second permission signal φE2 inverted from a first permission signal φE1; and a lighting signal setting part 160 for setting the potential of a first lighting signal φI1 or a second lighting signal φ in response to a first transfer signal φ1 or a second transfer signal φ2 which drives the transfer thyristor array.
さらに、第１許可信号φＥ１に対して、反転した第２許可信号φＥ２を設定する許可信号設定部１７０、および転送サイリスタ列を駆動する第１転送信号φ１または第２転送信号φ２に応じて、第１点灯信号φＩ１または第２点灯信号φの電位を設定する点灯信号設定部１６０を備える。 - 特許庁 - One or a plurality of microwells are arranged on the surface of an electrode by a microprocessing technique, to produce a biomolecule array chip wherein probe DNA is fixed to each of a plurality of the microwells, and a change in an oxidation-reduction current value at the interaction of target DNA with probe DNA is measured with high sensitivity to detect the variation of a single base in target DNA.
微細加工技術によって１または複数の微小ウェルを電極表面上に配列させ、これら１または複数の微小ウェルの各々にプローブＤＮＡを固定化したバイオ分子アレイチップを作製し、このプローブＤＮＡにターゲットＤＮＡが相互作用したときの酸化還元電流値の変化を高感度で測定することによって、ターゲットＤＮＡ中の単一塩基の変異を検出する。 - 特許庁 - In a mobile communication system where a plurality of terminals including the diversity terminal exist, an adaptive array base station 1000 controls an outgoing transmission power waveform so as to decrease transmission power in a timing for measuring a reception level of a chip antenna and to increase the transmission power in a timing when a reception level of a whip antenna being a transmission antenna is measured when the connected terminal is the diversity terminal.
ダイバーシチ端末を含む複数の端末が存在している移動体通信システムにおいて、アダプティブアレイ基地局１０００は、接続している端末に対し、ダイバーシチ端末であればチップアンテナの受信レベルを測定するタイミングで送信電力を下げ、送信アンテナであるホイップアンテナの受信レベルを測定するタイミングで送信電力を上げるように、下り送信電力波形を制御する。 - 特許庁 - In order to erase data of a memory cell array 103 in which a plurality of memory cells where data can be written and erased electrically by a floating gate are arranged, there are provided a temperature detecting circuit 110 for detecting the temperature of a chip, a voltage conversion circuit 104 for varying erasure voltage supplied to the source of the memory cell, and a voltage conversion control circuit 111 for controlling the voltage conversion circuit.
浮遊ゲートにより電気的にデータの書き込み、消去のできる複数のメモリセルを配列したメモリセルアレイ１０３のデータ消去を行うにあたり、チップの温度を検知する温度検知回路１１０と、メモリセルのソースに供給する消去電圧を変化させる電圧変換回路１０４と、電圧変換回路を制御する電圧変換制御回路１１１を備えることを特徴とする。 - 特許庁 - A light emitting element array chip 100 comprises a rectangular substrate 105, LEDs 102 formed on the substrate 105 and arranged linearly on one long side of the rectangle, microlenses 103 formed on the LEDs 102 and made of a transparent resin, and bumps 104 formed on the substrate 105 and arranged on the other long side of the rectangle where the LEDs 102 are not arranged.
矩形形状を有する基板１０５と、基板１０５上に形成され、矩形の一方の長辺側に直線状に配列するＬＥＤ１０２と、ＬＥＤ１０２上に形成され、透明樹脂からなるマイクロレンズ１０３と、基板１０５上に形成され、矩形のＬＥＤ１０２が配列されていない他方の長辺側に配される凸部１０４と、を備えることを特徴とする発光素子アレイチップ１００。 - 特許庁 - A two-element common mode choke coil array is made by disposing two common mode choke coils 14a, 14b, consisting of two or more spiral coils wound about the same axis on a laminate (chip element assembly) 10 so that they adjoin each other in a plan view.
略同軸上に巻回された２以上のスパイラル形状のコイルを備えてなる２つのコモンモードチョークコイル素子１４ａ，１４ｂが、平面的に見た場合に互いに隣り合うように積層体（チップ素体）１０中に配設された２素子型のコモンモードチョークコイルアレイにおいて、平面的に見た場合に隣り合うように積層体１０中に配設された２つのコイル１２ａ，１２ｂのそれぞれにおいて、隣り合う側Ａの巻回数を、隣り合わない側Ｂの巻回数よりも少なくする。 - 特許庁 - The component mounting substrate includes: a wiring board having an insulating board and a wiring pattern formed on the insulating board and including a land for mounting a semiconductor component; a semiconductor component having a semiconductor chip with a terminal pad and surface mounting terminals in a grid array which are electrically connected to the terminal pad, and mounted to the land of the wiring board through the surface mounting terminals; and resin tightly arranged between the wiring board and the semiconductor component.
絶縁板と、該絶縁板上に設けられた、半導体部品を実装するためのランドを含む配線パターンとを備えた配線板と、端子パッドを有する半導体チップと、該端子パッドに電気的接続された、グリッド状配列の表面実装用端子とを備え、該表面実装用端子を介して配線板のランド上に実装された半導体部品と、配線板と半導体部品との間に密着性をもって設けられた樹脂部とを具備する。 - 特許庁 - In this image forming device equipped with a laser diode array 1 arranged obliquely to the main scanning direction of a photoreceptor 7 and provided with a plurality of light emitting sources on one chip, a laser beam from the light emitting source modulated based on the image data of every light emitting source is made to perform scanning by a rotary polygon mirror 4, so that the image is recorded on the surface of the photoreceptor.
感光体７の主走査方向に対して斜めに配置され、一つのチップ上に複数の発光源が設けられたレーザーダイオードアレイ１と、各発光源毎の画像データに基づいて変調される発光源からのレーザービームを回転多面鏡４により走査させ、感光体面上に画像を記録する画像形成装置において、レーザービームの走査方向に複数配置され、任意の発光源からのビーム検知を行なう受光素子と、第１受光素子１１のビーム検知から第２受光素子１２のビーム検知までの時間を計測する計測手段（タイミング計測部２５）とを有し、計測手段による計測結果に基づいてレーザーダイオードアレイ１の傾け角度を調整する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
