「bit error」を含む例文一覧(1314)
＜前へ 1 2 .... 6 7 8 9 10 11 12 13 14 .... 26 27 次へ＞- Respective radio terminals 11_1 to 11_8 constituting the local network set a bit error rate and a transfer speed between radio terminals adjacent to each other and calculate a route weighting value about a link between radio terminals, respectively on the basis of the set bit error rate and transfer speed.
ローカルネットワークを構成する各無線端末１１_1〜１１_8は、互いに隣接する無線端末同士でビットエラーレートと転送速度を設定し、これを基にしてそれぞれの間のリンクについてのルート重み付け値を算出している。 - 特許庁 - In an error detection process, when the values of both bits forming the bit pair are 0 in the data read out from the nonvolatile storage means, a slave side control unit or a master side control unit determines that the bit pair includes an error.
スレーブ側制御部又はマスタ側制御部は、誤り検出処理において、前記不揮発性記憶手段から読出したデータについて前記ビット対をなす双方のビットの値が０であれば前記ビット対に誤りが有ると判断する。 - 特許庁 - The broadcasting receiver further includes a BER (Bit Error Rate) monitoring section 106 for acquiring a bit error rate from the demodulation section 103 as information showing a reception state and a genre information monitoring section 107 for acquiring genre information of a program from the decoding section 104.
受信状況を示す情報としてビットエラーレートを復調部１０３から取得するＢＥＲ監視部１０６と、復号部１０４から番組のジャンル情報を取得するジャンル情報監視部１０７を設ける。 - 特許庁 - When retrieving the alternative area and deciding that the bit error information exists (step S102/Yes) when reading the data from the storage area (step S101), the data are corrected based on the bit error information (step S104).
次に前記記憶領域からデータを読み込んだ際（ステップＳ１０１）、前記代替領域を検索して前記ビットエラー情報があると判断する場合に（ステップＳ１０２／ある）前記ビットエラー情報に基づきデータを修正する（ステップＳ１０４）。 - 特許庁 - To provide a bit error rate estimating device for estimating a bit error rate of a receiver used in mobile communication system in which a digital modulation system is used in particular without demodulating a known signal in regard to mobile communication equipment.
移動通信機に関し、特にデジタル変調方式を使用した移動体通信システムに用いる受信機のビット誤り率を既知信号を復調することなく誤り率を推定するビット誤り率推定装置を提供する。 - 特許庁 - The controller 80 sets the value of a selected parameter in which the difference between the second bit error rate and the first bit error rate is smaller than a given critical value as an optimized value of the selected parameter in the zone to which the text track belongs.
コントローラ８０は、第２ビットエラー率と第１ビットエラー率との差が既定の臨界値より小さくなる選択されたパラメータの値をテストトラックの属したゾーンでの選択されたパラメータの最適化された値に設定する。 - 特許庁 - Previously prepared are the error vectors calculated on the basis of target signals corresponding to the evaluation bit arrays and the target signals derived from the binary bit arrays, and the selection of a desired error vector is performed depending on the results of the determination.
所定の評価ビット列に含まれる２Ｔの連続数をiとして，評価ビット列を（５＋２ｉ）の長さのビット列について考え、２値化ビット列に所定の評価ビット列が含まれるかどうかの判定処理を実施する。 - 特許庁 - The mobile station always receives the 2nd carrier signal f2, a reception level detection section 37 detects a reception level of the f2, and a bit error rate detection section 39 detects a bit error rate of received data by the 1st carrier signal f1.
移動局は第２の搬送波信号f2を常時受信し、同f2の受信レベルを受信レベル検出部37で検出し、更に第１の搬送波信号f1による受信データのビットエラー率をビットエラー率検出部39で検出する。 - 特許庁 - To provide a transmission quality estimation display device which displays bit-error rate, modulation error ratio and transmission margin in digital transmission, to allow transmission quality to be recognized readily.
デジタル伝送におけるビット誤り率、変調誤差比、及び伝送余裕度を表示し、伝送品質を把握し易くした伝送品質推定表示装置を提供する。 - 特許庁 - No error correction function for correcting the pattern of bit error is required in the check data to reduce the number of bits of the check data C.
この結果、上記パターンのビットエラーを訂正するためのエラー訂正機能をチェックデータに組み込まなくとも良くなるので、チェックデータＣのビット数を少なくすることができる。 - 特許庁 - To reduce a bit width of a prediction error without degrading information adequacy of the prediction error so much in a video encoder for evaluating prediction errors by using a prediction technique.
予測手法を用いて、予測誤差を評価する映像符号化装置において、予測誤差の情報精度をそれほど損なうことなく、予測誤差のビット幅を削減する。 - 特許庁 - To provide a positioning data receiver capable of quickly acquiring a correct navigation message even if a bit error is contained partly, and to provide an error correction device and a program.
一部にビットエラーが含まれていても正しい航法メッセージを速やかに取得することのできる測位データ受信機、エラー訂正装置、および、プログラムを提供する。 - 特許庁 - The properties are the number of ones in a serial data stream, the bit error rate in a packet produced during transmission, or the error tendency of bits produced during transmission.
該特性は、シリアル・データ・ストリームにおける１の数、送信中に生成されたパケットのビット誤り率、又は、送信中に生成されたビット誤り率傾向、である。 - 特許庁 - To increase the number of error detectable bits whose number of redundant bits is fixed and to suppress deterioration of quality when many error continuously take place in an unprotected bit.
冗長ビット数が一定で誤り検出可能なビット数を増やすこと及び非保護ビットに連続して多くの誤りが生じた場合の品質劣化を抑えること。 - 特許庁 - A data frame which has undergone error detection, error correction encoding, and bit interleave processing is divided into a prescribed number of blocks, and the blocks of data frame are stored in a block data split storage 6.
誤り検出及び誤り訂正符号化してビットインタリーブ処理したフレームデータを所定数のブロックに分割してブロックデータ分割格納部６に記憶する。 - 特許庁 - The code rate of the error control coding (ECC code rate) is changed from a first code rate to a second code rate in response to a change in the bit error rate.
ビット誤り率の変更に呼応して、誤り制御符号化の符号化率（ＥＣＣ符号化率）を、第１の符号化率から第２の符号化率へ変更する段階を備える。 - 特許庁 - To provide a device and method for measurement of an error rate, capable of simply setting parameter values necessary in performing a bit error rate of a tested device or waveform measurement and display.
被試験デバイスのビット誤り率や波形測定・表示を行う際に必要なパラメータ値設定を簡便に行える誤り率測定装置及び方法を提供する。 - 特許庁 - To reduce error rate to a minimum by performing an equalization detection processing to follow change of pre-equalization characteristics and further correcting as bit error even when the pre-equalization characteristics are changed.
プリ等化特性が変化したときでもそれに追従した等化検出処理を行い、更にビットエラー訂正を行なうことによりエラーレートを最低値に低減させる。 - 特許庁 - A predicted error group detecting section 151-1 detects a predicted error group indicating a magnitude range of difference between the predicted pixel value and the input pixel high-order bit value.
予測誤差グループ検出部１５１-１はその予測画素値と新たな入力画素上位ビットの値との差分の大きさの範囲を示す予測誤差グループを検出する。 - 特許庁 - Concretely, a BER (Bit Error Rate) or an EVM (Error Vector Magnitude) after demodulating a received signal is detected, and the characteristics of the filters are controlled so as to make the BER or EVM the best.
具体的には、受信信号を復調後のＢＥＲあるいはＥＶＭを検出し、ＢＥＲあるいはＥＶＭが最良となるようにフィルタ特性を制御する。 - 特許庁 - The error detection processing part reads the entry data and executes the error detection and correction processing of the retrieval object data of the entry data based on the redundancy bit of the entry data.
エラー検出処理部は、エントリデータを読み出し、エントリデータの冗長ビットに基づいて、エントリデータの検索対象データの誤りの検出訂正処理を実行する。 - 特許庁 - A CRC error detection unit 7 generates a CRC code by using the parity bit output by the corresponding parity arithmetic unit 6 and performs error detection using the CRC code.
ＣＲＣエラー検出部７は、対応するパリティ演算部６が出力するパリティビットを用いてＣＲＣコードを生成し、ＣＲＣコードを用いたエラー検出を実行する。 - 特許庁 - The controller has a first parity generator for generating the horizontal parity bits, a second parity generator for generating the vertical parity bits, a horizontal error bit identification part for using the horizontal parity bits, a vertical error bit identification part for using the vertical parity bits, and a bit correction part for correcting the storage data in response to signals from the horizontal/vertical error bit identification parts.
上記コントローラは、上記水平パリティビットを生成する第１パリティ生成器と、上記垂直パリティビットを生成する第２パリティ生成器と、上記水平パリティビットを用いる水平方向誤りビット特定部と、上記垂直パリティビットを用いる垂直方向誤りビット特定部と、上記水平／垂直方向誤りビット特定部からの信号により上記記憶データの訂正を行うビット訂正部とを有する。 - 特許庁 - An RF reception section 1 outputs an RSSI signal denoting strength of a received signal, a unique word detection section 3 outputs a UW signal representing synchronization/asynchronization of a digital signal, and an error correction section 4 outputs a bit B signal every time receiving a bit and outputs a BE signal denoting an erroneous bit, every time the error bit is detected.
ＲＦ受信部１は受信信号の強度を表すＲＳＳＩ信号を出力し、ユニーク・ワード検出部３はデジタル信号の同期／非同期を表すＵＷ信号を出力し、誤り訂正部４はビットを取り込む毎にビットＢ信号を出力しかつ誤りビットが検出される毎にそれを表すＢＥ信号を出力する。 - 特許庁 - Thereby the carrier wave reproduction circuit 51 can input a proper frequency signal corresponding to the phase error and the amplitude error to a phase rotator 104 and can improve a bit error rate characteristic.
したがって、この搬送波再生回路５１では、位相回転器１０４に、位相誤差や振幅誤差に応じた適切な周波数信号を入力することができ、ビット誤り率特性を向上させることができる。 - 特許庁 - Since only the bit positions of which error probability is high are extracted as error candidates, the correction circuit can extract the error candidates in the sequence of the lower likelihood, and the number of times of sorting in the sequence of likelihood can be decreased.
エラー候補として、誤りの可能性の高いビット位置のみを抽出するため、訂正回路が、尤度の低い順にエラー候補を取り出すことができ、且つ、尤度順にソートする回数を削減できる。 - 特許庁 - To provide a biphase data error detection circuit which enables a receiving side to detect a data error without attaching an error code such as a parity bit to transmission data and which improves transmission efficiency in biphase data transmission.
バイフェーズデータ伝送において、パリティビット等の誤り符号を送信データに付加することなく受信側でデータエラー検出を可能にする伝送効率の改善されたバイフェーズデータエラー検出回路を提供する。 - 特許庁 - If a code error detection part 110 detects a code error at that time, a code error transmission part 112 inserts an information bit representing the result into a free data area of the signal format of the leased line 202.
この際、符号誤り検出部１１０にて符号誤りを検出すると、その結果を表わす情報ビットを符号誤り伝達部１１２にて専用線２０２の信号形態の空きデータ領域に挿入する。 - 特許庁 - A parity error generation instruction circuit 7 instructs, when an external pality error generation control signal S2 is "1" in system software verification, a parity bit generation circuit 8 to generate a parity bit PB of an error value obtained by inverting a normal value, when a CPU 1 accesses an address which should generate a parity error in a pseudo manner within a memory 5.
パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”とされ、システムソフトウエア検証時とされると、ＣＰＵ１からメモリ５内の擬似的にパリティエラーを発生すべきアドレスにアクセスが行われたときに、正常値を反転してなるエラー値のパリティビットＰＢを生成することをパリティビット生成回路８に指示する。 - 特許庁 - An error detection section 9 detects a line error caused on an ADSL line between the ADSL MODEM apparatus and a station office DSLAM apparatus 1 for terminating the ADSL line at a station office side, and when the error detection section 9 detects a line error, a forced bit allocation calculation section 11 reduces the number of times of bit allocation applied to the ADSL line.
ＡＤＳＬ回線を局舎側にて終端する局舎ＤＳＬＡＭ装置１との間におけるＡＤＳＬ回線上において発生した回線エラーをエラー検出部９にて検出し、エラー検出部９にて回線エラーが検出された場合、強制ビット割付算出部１１によってＡＤＳＬ回線へのビット割付を低減させる。 - 特許庁 - When error correction is possible for an error-corrected digital data row B, the error correction processing is carried out by operating an exclusive OR of a syndrome at an error bit position and a syndrome calculated from the digital data row A and thereby creating a syndrome to the digital data row B.
誤り訂正後のデジタルデータ列Ｂが誤り訂正可能であるとき、誤りビット位置のシンドロームと、デジタルデータ列Ａから算出したシンドロームとの排他的論理和演算により、デジタルデータ列Ｂに対するシンドロームを生成し誤り訂正処理を実行する。 - 特許庁 - The terminal with a digital broadcast reception function is provided with an error rate detection unit 310 for detecting a bit error rate and a packet error rate before and after a decoder (FEC decoder) capable of correcting the error of a received signal and displays the reception sensitivity according to the result of the detection.
デジタル放送受信機能を有する端末機において、受信信号のエラーを訂正可能なデコーダ（ＦＥＣデコーダ）前後のビットエラー率及びパケットエラー率を検出するエラー率検出部３１０を設け、その検出結果に従い受信感度を表示する。 - 特許庁 - The bit is reset at a time interval sufficiently shorter than a frequency that soft error is considered to occur.
このビットは、ソフトエラーが発生すると考えられる頻度よりも十分短い時間間隔でリセットされるようにする - 特許庁 - Thus, the wireless reception sensitivity can be detected and notified in response to the bit error rate reflecting the accuracy of received information.
これにより、受信情報の正確性を反映するビットエラーレートによって無線受信感度を検出報知する。 - 特許庁 - The error bit represents a mismatch between the PRBS input to the device and the PRBS output from the device.
エラー・ビットは、デバイスに入力されたＰＲＢＳとデバイスから出力されたＰＲＢＳの間の不整合を表す。 - 特許庁 - The presence or absence of the displaced bit strings 7 is detected by utilizing the level fluctuation of the tracking error signal, by which the disk is discriminated.
このトラッキング誤差信号のレベル変動を利用して変位ピット列７の有無を検出し、ディスクの識別を行う。 - 特許庁 - Error bits are detected by comparing an erroneous ED 302 and corresponding corrected DF 303 every bit.
誤ったビットは、誤ったＤＦ３０２及び対応する訂正されたＤＦ３０３をビット毎に比較して検知される。 - 特許庁 - These message and value are coded into 2m pieces of n-bit two dimensional error correcting code languages by an (n, k) two dimensional coder having a BCH code.
ＢＣＨ符号などの（ｎ，ｋ）２元符号器で、２ｍ個のｎビット２元誤り訂正符号語に符号化する。 - 特許庁 - Thus, bit error rates for initial transmission and for retransmission are averaged and decoding performance in a receiving terminal is improved.
これにより、初期伝送時と再伝送時にビットエラー率を平均化させて受信端における復号性能を改善する。 - 特許庁 - To provide a noise reduction apparatus capable of suppressing noise caused by a bit error and preventing quality of data from being degraded.
ビット誤りにより生じるノイズを抑制し、データの品質低下を防止することができるノイズ低減装置を提供。 - 特許庁 - A second level error checking can be applied by adding a parity bit 226 to each symbol 206.
各シンボル206にパリティビット226を追加することにより（図7参照）第2のレベルの誤り検査を適用することが可能である。 - 特許庁 - To improve a recording density by absorbing the individual difference in the characteristic of a magnetic head of a disk cartridge thereby reducing a bit rate error.
ディスクカートリッジの磁気ヘッドの特性の個体差を吸収してビットエラーレートを低減させ、記録密度の向上を図る。 - 特許庁 - To realize a communication method and an apparatus using an array type multibeam antenna being excellent in a distortion characteristic and a bit error rate characteristic.
歪特性、ビットエラーレイト特性の良好なアレー型マルチビームアンテナを用いた通信方法および装置を実現する。 - 特許庁 - If a decoding result contains an error, a detection section 50 detects a bit of low reliability in the decoding result.
検出部５０は、復号結果に誤りが含まれる場合、復号結果のうち、信頼度の低いビットを検出する。 - 特許庁 - Thereby, film thickness fluctuation of the core layer 13 is suppressed and a BER (Bit Error Rate) in reproducing recorded information can be reduced.
これにより、コア層１３の膜厚変動が抑制され、記録情報再生時のＢＥＲを低くすることができる。 - 特許庁 - To provide a test signal generation apparatus and its method suited to the measurement of a bit error rate of a DVB-H broadcasting tuner.
ＤＶＢ−Ｈ放送用チューナのビットエラーレート測定に適したテスト信号発生装置および方法を提供する。 - 特許庁 - In this fashion, the peak co-channel interference power is reduced, thereby leading to improved bit error rates for the femtocell users.
このように、ピーク同一チャネル干渉電力が低減され、それにより、フェムトセルユーザに対するビットエラーレートが改善される。 - 特許庁 - To solve the problem wherein a large increase in hardware is necessary, to save a memory cell from an error by providing parity bit.
パリティビットを設けてメモリセルのエラーを救済するためには、相当量のハードウエア増加を覚悟しなければならない。 - 特許庁 - To precisely calculate bit likelihood when being demodulated by using Viterbi equalization in order to improve error correction ability.
誤り訂正能力を高めるために、ビタビ等化を用いて復調された場合にビット尤度を高精度に算出すること。 - 特許庁 - To provide a signal processor that properly amplifies a receiving signal without computing a bit error.
ビットエラーを計算することなく受信信号を適切に増幅することが可能な信号処理装置を提供すること。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
