「bit error」を含む例文一覧(1314)
＜前へ 1 2 .... 8 9 10 11 12 13 14 15 16 .... 26 27 次へ＞- To provide a magnetic disk device capable of preventing the deterioration of a bit error rate by suppressing recording distortion when using two magnetic pole cores.
２磁極コアを用いた場合に、記録歪を抑制して、ビットエラーレートの悪化を防止できる磁気ディスク装置を提供する。 - 特許庁 - As a result, the in-vehicle equipment can be prevented from being controlled by using the control data in which the two-bit error is generated.
よって、２ビットエラーが生じている制御データを用いて車載機器の制御を実行することを防止することができる。 - 特許庁 - To provide a high frequency signal receiver having a small bit error rate and its manufacturing method.
本発明は、ビット誤り率の小さい高周波信号受信装置とその製造方法を提供することを目的とするものである。 - 特許庁 - To improve bit error rate characteristics when the number of a reflective propagation paths is small in a multiinput and multioutput (MIMO) system.
多入力多出力（ＭＩＭＯ）システムにおいて反射伝搬路（パス）数が少ない場合のビット誤り率特性を改善する。 - 特許庁 - Alternatively, transmission power of an F-DPCH, the E-HICH, an E-AGCH, and an E-RGCH may be controlled according to a bit error rate of a CPICH of the communication terminal.
或いは、通信端末におけるCPICHのビット誤り率に応じて、F-DPCH、E-HICH、E-AGCH及びE-RGCHの送信電力が制御されてもよい。 - 特許庁 - To provide a magnetic disk device which can prevent the deterioration in a bit error rate by suppressing a recording strain when two magnetic pole cores are used.
２磁極コアを用いた場合に、記録歪を抑制して、ビットエラーレートの悪化を防止できる磁気ディスク装置を提供する。 - 特許庁 - Consequently, the deterioration of a bit error rate is reduced even when the receiving electric power of the high frequency signal RF is changed.
これにより、高周波信号ＲＦの受信電力が変化したときでも、ビットエラーレートの劣化を低減することができる。 - 特許庁 - To improve a bit error rate in an weak electric field state during an AF search of an FM radio receiver having an RDS receiving function.
ＲＤＳ受信機能を有したＦＭラジオ受信機のＡＦサーチにおいて、弱電界状態でのビットエラーレートを改善する。 - 特許庁 - The first gate set provides bit output indicating an error in the given memory while the given memory word is tested.
所与のメモリ・ワードがテスト中である間に第１ゲート・セットは、所与のメモリ内の誤りを示すビット出力を提供する。 - 特許庁 - The device generates an error flag used for source coding of a source coded bit stream, that is transmitted through a channel of a communication system.
通信システムのチャネルを通して送信されるソース符号化ビットストリームのソース符号化に使用されるエラーフラグが生成される。 - 特許庁 - To provide a radio communication system that improves bit error rate characteristics without increasing total transmission power.
総送信電力を増大させることなく、ビット誤り率特性を向上させることができる無線通信システムを提供する。 - 特許庁 - The superframe structure includes additional error detection and correction data to reduce the distortion caused by the communication of bit errors.
スーパーフレーム構造は、ビットエラーの通信によって生じるひずみを減少させるために追加のエラー検出訂正データも含む。 - 特許庁 - To keep a bit error rate during optical signal reception well even when wideband noise occurs on an optical transmission path.
光伝送路上で広帯域なノイズが生じる場合であっても光信号受信時のビット誤り率を良好に維持すること - 特許庁 - When any error is detected at decoding of the coded bit stream, a position to be decoded next is decided according to the user data.
この符号化ビットストリームの復号時にエラーが検出された場合には，ユーザデータに従って次に復号すべき位置を決定する。 - 特許庁 - To specify a fault (bit error) occurrence period by providing a wavelength multiplex terminal station unit having the function of monitoring transmission quality of a signal.
波長多重端局装置に信号の伝送品質を監視する機能を設け、障害（ビット誤り）発生区間を特定する。 - 特許庁 - To provide a display drive circuit which requires neither another test device nor test environment to test a bit error rate (BER).
ビットエラー率（ＢＥＲ）をテストするための別のテスト装置及びテスト環境が必要としないディスプレイ駆動回路を提供する。 - 特許庁 - To provide a parity inspection matrix generated so as to detect an error stipulated beforehand in the coded string of a bit.
ビットのコード化された列における予め規定されたエラーを検出するために発生するパリティ検査行列を提供する。 - 特許庁 - To obtain an SDH transmission system that can reduce the cost and the mount scale without deteriorating a bit error of an optical-to-electrical transducing means.
光／電気変換手段のビットエラーを劣化させずに、コストおよび実装規模の低減が可能なＳＤＨ伝送システムを得る。 - 特許庁 - To provide an improved parallel channel bit error rate tester and a method for testing communication networks or the like which use the tester.
改善された並列チャネルビット誤り率テスタ、並びに、それを用いて通信ネットワーク等をテストするための方法を提供する。 - 特許庁 - To provide an error control method using a parity detection bit, which does not drop the transmission efficiency of a communication system.
パリティ検出ビットを用いた誤り制御方法であって、通信システムの伝送効率を低下させないものを提供する。 - 特許庁 - To provide a magnetic disk drive having a larger capacity and higher reliability without increasing a bit error rate at data demodulation.
データ復調時のビットエラーレートを増加させることなく、より大容量であり、より信頼性の高い磁気ディスク装置を提供する。 - 特許庁 - To rightly restore a data packet including a bit error without increasing a transmission band of the data packet.
データパケットの伝送帯域の増加を招くことなく、ビット誤りがあるデータパケットを正しく復元することができるようにする。 - 特許庁 - A system throughput is effectively improved by using this method without increasing a bit error rate of the system.
この方法を使用することによって、システムのビット誤り率を高めることなしに、システムスループットが効果的に向上され得る。 - 特許庁 - The inputted signals are decreased in gradation to m-bit length (m<n), respectively, in the error propagation processing part 2 and the dither processing part 3.
誤差拡散処理部２及びディザ処理部３で入力信号はそれぞれｍビット長（ｍ＜ｎ）に階調低減される。 - 特許庁 - To obtain a receiver that can realize reduction in its circuit scale and an arithmetic quantity and highly accurate demodulation with a low bit error rate.
回路規模および演算量の削減、およびビット誤り率の低い高精度な復調、を実現可能な受信機を得ること。 - 特許庁 - Show that if we send each bit 5 times (the repetition code of length 5), so we send either 00000 or 11111, the probability of error is 0.00856.
それぞれのビットを５回（長さ５の反復コード）を送る、つまり00000か11111を送る場合、誤りの確率が0.00856であることを示せ。 - コンピューター用語辞典 - To provide a digital filter where the circuit scale is reduced so as to decrease power consumption without losing a bit error rate.
ビット誤り率を損なうことなく、回路規模を縮小し、これにより消費電力を減じたディジタルフィルタを提供する。 - 特許庁 - Further, since the second bite of an error releasing command 82 is made "2AH(00101010B)" obtained by performing bit reversing of the error command 81, when the display control board D can accurately receive the error releasing command 82 together with the error command 81 and brings the error display back to original display before the error, it can be confirmed that no disconnection is present in the signal line to transmit the control command.
また、エラー解除コマンド８２の２バイト目は、エラーコマンド８１に対してビット反転された「２ＡＨ（00101010B）」とされているので、表示用制御基板Ｄがエラーコマンド８１と共に、エラー解除コマンド８２を正確に受信してエラー表示をエラー前の元の表示に戻すことができれば、制御用コマンドを送信する信号線に断線がないことを確認することができる。 - 特許庁 - An important bit group where an error inspecting code is added and kept as is and a bit group which excludes the important bit group are made to be a convolution decoding output.
畳み込み復号化器１６は、符号化装置側からの畳み込み符号化出力に畳み込み復号化を施し、誤り検査符号が付加されたままの重要ビット群と、上記重要ビット群を除いたビット群とを畳み込み復号化出力とする。 - 特許庁 - Error detection of data is performed by contrasting data output by a timing signal output by the first 2 bit data count 6-1 and the second 2 bit data count 6-2 with data to be output by a normal one bit length unit.
この第１の２ビットデータカウント６−１と第２の２ビットデータカウント６−２の出力するタイミング信号によって出力されたデータを通常の１ビット長単位で出力されるデータと対比することで、データの誤検出を行う。 - 特許庁 - The (m) pieces of n-bit binary error correcting code words and a hash value having (n) pieces of m-bit blocks proir to one unit time which is outputted from a multiple Davies-Mayer hash function unit are made to be inputs and a hash value having (n) pieces of m-bit blocks is outputted.
ｍ個のｎビット２元誤り訂正符号語と、多重デービス−マイヤのハッシュ関数器から出力された１単位時間前のｎ個のｍビットブロックのハッシュ値とを入力とし、ｎ個のｍビットブロックのハッシュ値を出力する。 - 特許庁 - A comparator 22 compares the mismatched bit number 112 with an error permission bit number 114 stored in an error permission memory 20 to generate a phase detection signal 116, and a timing control circuit 24 corrects the phase of a data incorporating clock 120 on the basis of the signal 116.
比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較して位相検出信号116を生成し、タイミング制御回路24では位相検出信号116に基づいてデータ取り込みクロック120の位相を補正する。 - 特許庁 - To provide a BIST (built in self test) system using an ECC (error correction code) which corrects a single bit error in a given memory word with a given address and in which the ECC has the maximum number of bit errors which can be corrected for itself in the given memory word.
所与のアドレスの所与のメモリ・ワード内の単一ビット誤りを訂正するＥＣＣを使用するＢＩＳＴシステムであって、前記ＥＣＣが、前記所与のメモリ・ワード内で自分が訂正できるビット誤りの最大数を有するＢＩＳＴシステムを提供すること。 - 特許庁 - Also, a serial/parallel interface circuit 7 is provided with an ECC check bit detection and correction function and a reception side interface function to parallel data and performs error detection and error correction by detecting the ECC check bit of the address, of the data and of the command.
また、シリアル・パラレルインタフェース回路７は、ＥＣＣチェックビット検出および訂正機能と、パラレルデータへの受信側インタフェース機能とを有し、アドレス、データおよびコマンドのＥＣＣチェックビット検出を行うことによりエラー検出を行うと共にエラー訂正を行う。 - 特許庁 - To provide an error detecting device for judging whether or not any transfer error is generated in a CRC code received at a receiving terminal, when a CRC code in which parity bit columns generated by a generation polynomial are added to message bit columns in a reverse order is transmitted.
生成多項式により生成されたパリティビット列がメッセージビット列に逆順に付加されたＣＲＣコードが送信された場合、受信端で受信されたＣＲＣコードに転送エラーが発生したか否かを判別するためのエラー検出装置を提供する。 - 特許庁 - This invention provides the device 10 for confirming the bit-error rate of a received signal, that is provided to a digital radio transmission system receiver 20 for image data transmission and the device 10 has a means that informs the supervisor in sound about transmission quality to which the bit-error rate relates.
画像データ伝送用のデジタル無線伝送方式用受信機２０に備えた受信信号のビット誤り率を確認するための装置１０であって、前記ビット誤り率が係わる伝送品質を音にて告知する手段を備えたものである。 - 特許庁 - When the error bit number of the read data matches the allowable error bit number, the selected memory block inside the code data area is replaced by an extra memory block, and the selected memory block in the code data area is designated as a user data area.
前記読み出されたデータのエラービット数が許容されるエラービット数と一致する場合、前記コードデータ領域の選択されたメモリブロックが余分のメモリブロックに取り替えられ、前記コードデータ領域の選択されたメモリブロックがユーザーデータ領域に指定される。 - 特許庁 - Each coded bit is mapped to a modulation signal point so that the error immunity by each group and the error immunity of each bit at the modulation signal point are not weakened with each other and the mapped coded data are modulated by the modulation system and the resulting data are transmitted.
各グループ毎の誤り耐性と変調信号点における各ビットの誤り耐性とが互いに弱め合わないように各符号化ビットを変調信号点にマッピングし、該マッピングされた符号化データを前記変調方式で変調して送信する。 - 特許庁 - To provide an error correction processing apparatus and an error correction processing method capable of improving an error correction rate by combining both characteristics of an LDPC (Low Density Parity Check) code and an error correction code when performing correction processing of an information bit string provided with an error correction code at the outside of the LDPC code.
この発明は、ＬＤＰＣ符号の外側に誤り訂正符号を備えた情報ビット列に誤り訂正処理を施す際、ＬＤＰＣ符号と誤り訂正符号との双方の特徴を組み合わせて誤り訂正率を向上させるようにした誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁 - The tracking receiver incorporates a digital demodulator 7 therein, generates an angular error voltage signal from the bit error rate of a digital modulated wave and makes a switching to an angular error voltage signal generated from the a level detection signal depending on the intensity of an incoming radio wave.
ディジタル復調器７を内蔵し、ディジタル変調波のビットエラーレートから角度誤差電圧信号を生成し、到来電波の強さに応じて、レベル検波電圧から生成した角度誤差電圧信号と切り換えるようにした追尾受信機。 - 特許庁 - Then, information indicating a kind of error is, for example, information in which whether difference of the path memories between the disappearance path and the survival path is a shift error being different by only one bit or not, or whether the difference is the shortest mark shift error being different by two bits or not.
ここで、誤りの種類を示す情報とは、たとえば、消滅パスと生き残りパスのパスメモリの違いが、１ビットだけ異なるようなシフトエラーであるか否か、あるいは、２ビット異なる最短マークシフトのエラーであるか否か、の情報である。 - 特許庁 - A read error in which a short circuit of WL-BC(BL) and a short circuit of WL-SC(SN) are reflected can be detected more quickly without increasing the circuit area by setting the bit lines potential VBLA for the bit lines BL higher than the bit lines potential VBLB for the bit lines /BL.
ビット線ＢＬに対するビット電位ＶＢＬＡをビット線／ＢＬに対するビット線電位ＶＢＬＢより高く設定することによって、ＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーを、回路面積を増大させずに、より早く検出することが可能となる。 - 特許庁 - A repetitive decoding section 12 applies repetitive decoding to the received information system and outputs a correct/ error bit series denoting whether or not each bit the intermediate decoding result is correct to an estimate section 14.
繰り返し復号部は受信情報系列の繰り返し復号を行い、中間復号結果における各ビットが正しかったか、誤っていたかを示す正誤ビット系列を推定部に出力する。 - 特許庁 - Higher-order bits and lower-order bits of each sample sequence are separated (S4) after these data are separated, and the higher-order bit data are converted to a variable bit length data (S6) after a predictive error is calculated for higher-order bits (S5).
これらのデータを分離した状態で、各サンプル列の上位ビットと下位ビットを分離し（Ｓ４）、上位ビットに対して予測誤差を算出した（Ｓ５）後、可変ビット長に変換する（Ｓ６）。 - 特許庁 - The part 35 detects an error of the bit selected by the part 33 by using the demodulation signal as reference, and a counter 36 counts the number of bit errors included in a decoded unit.
比較部３５においては、復調信号を基準として、ビット選択部３３で選択されたビットの誤りを検出し、カウンタ３６において、復号単位内に含まれるビット誤り数をカウントする。 - 特許庁 - To provide a bit interleave circuit and a bit de-interleave circuit in which deterioration in error is prevented and power consumption is reduced by adopting a low processing speed or the like.
本発明の課題は、誤りの劣化を防止すること及び動作速度を低速化して消費電力を削減すること等を実現するビットインタリーブ回路及びビットデインタリーブ回路を提供することである。 - 特許庁 - The digital information sequence is processed by transformation into the form according to the request from the recording and reproducing system, a dummy bit is added thereto and further the parity bit sequence for error correction is added.
デジタル情報系列に対して、記録再生系の要求に応じた形態に変換するための変調処理を施し、ダミービットを付加し、さらに、誤り訂正用のパリティビット系列を付加する。 - 特許庁 - To improve an error rate by changing the pre-compensating amount in accordance with environmental temperature, which deviates the changeover point of a writing current to the opposite direction with respect to the nonlinear bit shift when reading, and canceling the influence of nonlinear bit shift.
リード時のノンリニアビットシフトに対し逆方向に書込電流の切替点をずらすプリコンペ量を環境温度に応じて変化させ、ノンリニアビットシフトの影響をキャンセルしてエラーレイトを向上する。 - 特許庁 - To autonomously specify a failure bit between a transmitter and a receiver in generation of a parity error while holding advantages of a normal parity check method, to avoid the failure bit to continue operations.
通常のパリティチェック方式の利点を保持しつつ、パリティエラー発生時には、送受信装置間で自律的に障害ビットを特定し、その障害ビットを回避して運用を継続できるようにする。 - 特許庁 - To provide a high-reliability flash memory by substituting a sector, where a correctable bit error occurs, without increasing access time so much.
アクセス時間を余り増大させずに、訂正可能なビット誤りが発生したセクタを代替して、信頼性の高いフラッシュメモリを実現する。 - 特許庁
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