「bit error」を含む例文一覧(1316)
＜前へ 1 2 .... 12 13 14 15 16 17 18 19 20 .... 26 27 次へ＞- Thus, the bandwidth is widened in the weak electric field state to improve a bit error rate of the AF search, thereby suitably detecting a PI code.
このように弱電界状態にて帯域幅を広げることにより、ＡＦサーチにおけるビットエラーレートが改善され、ＰＩコードの検出が好適に行われる。 - 特許庁 - For transmitting data strings from a server communication apparatus 10 to a client communication apparatus 20, a gateway 12 adds an error estimating bit to the data string to be transmitted.
サーバ通信装置１０からクライアント通信装置２０にデータ列を送信する場合、ゲートウェイ１２は、送信するデータ列に誤り推定ビットを付加する。 - 特許庁 - In a NAND flash memory, in particular, a first bit error which has occurred in the data reading process of a source page during a copyback operation is detected.
特にＮＡＮＤフラッシュメモリ装置において、コピーバック動作時ソースページのデータを読み取る過程で発生した第１のビットのエラーを検出できる。 - 特許庁 - To provide a discrete track type magnetic recording medium having high servo signal intensity, a low bit error rate and excellent floating stability of a recording and reproducing head.
サーボ信号強度が高く、ビットエラー率が低く、記録再生ヘッドの浮上安定性に優れたディスクリートトラック型の磁気記録媒体を提供する。 - 特許庁 - To provide a radio communication system in which a bit error rate can be reduced by employing a fading distortion compensation method suitable for the propagation environment.
伝搬環境に適したフェージング歪補償法を使用することによりビット誤り率を低くすることができる無線通信装置を提供する。 - 特許庁 - At the time of decoding, after a code word, in which a bit of low reliability is reversed and an error is corrected, is decoded, an inner code is corrected in the A block.
復号時には、符号語中で信頼性の低いビットを反転して誤り訂正した符号語を復号した後Ａブロックを内符号訂正する。 - 特許庁 - To provide a communication system using a PSK-FM signal in which deterioration in a bit error rate characteristic is suppressed even when a modulation index is high.
変調指数が大きい場合でもビット誤り率特性の劣化を抑圧させることが可能なＰＳＫ−ＦＭ信号を用いた通信システムを提供する。 - 特許庁 - To realize a communication device, by which a receive-data error is not generated without being subject to an effect by clock delay by the length of a transmission line and the value of a bit rate.
伝送路の長短によるクロック遅延やビットレートの高低による影響を受けずに受信データ誤りを生じさせない通信装置を実現する。 - 特許庁 - Bit width to be rounded off at the time of division is inputted to a comparing value generation circuit 108, which generates a signal for correcting an error generated at the time of the division.
また、この除算の際に切捨てられるビット幅を比較値発生回路１０８に入力し、除算の際の誤差を補正する信号を発生する。 - 特許庁 - To improve a bit error rate by decreasing the number of types of paths incapable of performing correct decoding without revising the circuit scale of a conventional Viterbi decoder.
従来のビタビ復号装置の回路規模を変更させることなく、正しく復号できないパスの種類を減らすことによりビット誤り率を改善する。 - 特許庁 - To provide a magnetic disk device capable of achieving high recording density by suppressing the decline in a bit error rate caused by output deterioration even at a high recording frequency.
高記録周波数でも出力劣化によるビットエラーレートの低下を抑制して、高記録密度を達成できる磁気ディスク装置を提供する。 - 特許庁 - To improve a bit error rate by decreasing the number of types of paths incapable of performing correct decoding without the need for revising a circuit scale of a conventional Viterbi decoder.
従来のビタビ復号装置の回路規模を変更させることなく、正しく復号できないパスの種類を減らすことによりビット誤り率を改善する。 - 特許庁 - To provide an OFDM signal receiving device with a small bit error rate and excellent quality and to provide a display device with the OFDM signal receiving device.
ビット エラー レートを少なくして品質の良好なＯＦＤＭ信号受信装置およびＯＦＤＭ信号受信装置付表示装置を提供する。 - 特許庁 - The weighting coefficients are sequentially calculated under restraint conditions so as to minimize bit error rate when the maximum likelihood detection is performed in the receiver.
その重み付け係数は、受信機において最尤検出を行った際のビット誤り率を最小にするように拘束条件下で逐次的に計算される。 - 特許庁 - A ΣΔAD converter type error amplifier 10 is equipped with a computer 20, an integrator 21, a one-bit quantizer 22, a D/A converter 23, and the first counter 24.
ΣΔＡＤ変換器型誤差増幅器１０は、演算器２０、積分器２１、１ビット量子化器２２、Ｄ／Ａ変換器２３、第１カウンタ２４を備える。 - 特許庁 - When MLD processing has been performed a fixed number of times, a decoding section 208 performs error correction decoding to a coding bit LLR to output an obtained transmission bits.
既定の回数行われている場合復号部２０８が符号化ビットＬＬＲに対して誤り訂正復号を行い、得られる送信ビットを出力する。 - 特許庁 - When any polarity of the error data ER is replaced with that of the fixed data CV on the basis of the sign bit ER0, precise braking information can be obtained.
符号ビットＥＲ_0に基づいてエラーデータＥＲの何れかの極性を固定データＣＶに置き換えることで、正確な制動情報を得ることができる。 - 特許庁 - To reduce a calculation amount when macro-diversity reception is performed, to reduce deterioration in channel estimation accuracy due to interference, and to reduce a bit error rate after decoding bits.
マクロダイバーシティ受信を行う場合に計算量が少なく、干渉によるチャネル推定精度の劣化が小さく、復号後ビット誤り率を低減する。 - 特許庁 - To obtain a transmitter in which coded modulation utilizing efficient signal point mapping can be achieved while taking account of nonuniformity of transmission bit error.
送信ビット誤り不均一性を考慮して、効率のよい信号点マッピングを利用した符号化変調を実現することができる送信装置を得る。 - 特許庁 - When a light spot 8 passes the displaced bit strings 7, the fluctuation in the width of a regenerative signal is little but a large level fluctuation occurs in a tracking error signal.
光スポット８が変位ピット列７を通過する時には、再生信号の振幅変動は少ないが、トラッキング誤差信号には大きなレベル変動が生じる。 - 特許庁 - To eliminate an bit error after demodulation by accurately removing a delay wave having a delay time being longer than a guard interval time in an OFDM receiver.
ＯＦＤＭ受信装置において、ガードインターバル時間以上の遅延時間を有する遅延波を、正確に除去し、復調後のビット誤りを無くすこと。 - 特許庁 - The comparator compares the returned test signals with the originally transmitted test signals, an decides on performance of a returned channel, using preferably bit error rate test.
コンパレータは、戻されたテスト信号をもともと送信されたテスト信号と比較し、好ましくはビットエラーレートテストを用いて戻りチャネルの性能を判定する。 - 特許庁 - a bit that is used in an error detection procedure in which a 0 or 1 is added to each group of bits so that it will have either an odd number of 1's or an even number of 1's
奇数個の1あるいは偶数個数の1を持つように0か1がそれぞれのビット群に加えられる、エラー検出手順に用いられるビット - 日本語WordNet - In an output selection section 22, a signal indicating an error state of each mode is input and one of information bit strings by the two modes is selected to output the data.
出力選択部２２は、各モードの誤り状態を示す信号を入力し、２モードによる情報ビット列の一方を選択して、出力データとする。 - 特許庁 - To provide a direct conversion receiver that deteriorates no bit error rate(BER) of a received signal at gain switching of a low noise amplifier even when the gain of the low noise amplifier is stepwise changed.
低雑音増幅器の利得をステップ的に変化させても、この利得切り替えの際に受信信号のビット誤り率（ＢＥＲ）を劣化させない。 - 特許庁 - To easily specify a factor and a location of fault when the fault occurs by realizing a bit error test in Ethernet (R).
イーサネット（登録商標）においてビットエラーテストを行うことを可能にし、障害発生時に障害発生要因および障害発生場所の特定を容易にする。 - 特許庁 - To provide a frame synchronization technology which ensures easy transition to a frame synchronization establishment state even if a bit error occurs on a transmission line.
本願発明は、伝送路でビットエラーが生じても、フレーム同期確立状態に移行しやすいフレーム同期技術を提供することを目的とする。 - 特許庁 - The error-correcting code is defined by a parity check matrix in which columns represent variable bits and rows represent parity bit, and represented as a bipartite graph having two parts.
誤り訂正符号は、列が変数ビットを表わし、行がパリティビットを表わすパリティ検査行列によって定義し、２部グラフとして表わされる。 - 特許庁 - To provide a transmission apparatus, a reception apparatus and a data transmission method capable of controlling a bit length of an error detection code in accordance with a propagation environment.
伝搬環境に応じて誤り検出符号のビット長を制御することができる送信装置及び受信装置並びにデータ伝送方法を提供する。 - 特許庁 - After the parallel data read from the SDRAM 106 is converted into a serial data, its syndrome is calculated, the obtained syndrome is used to find an error position in the serial data which is read out; the error position data is corrected through bit inversion; then the serial data whose error correction has been completed is converted into parallel data.
ＳＤＲＡＭ１０６より読み出したパラレルデータをシリアルデータに変換した後にシンドロームを計算し、得られたシンドロームにより読み出したシリアルデータの誤り位置を見つけし、その誤り位置データをビット反転により訂正し、該訂正が終了したシリアルデータをパラレルデータに変換する。 - 特許庁 - In the device for accumulating and reproducing semiconductor memory image, when image data is reproduced, the ECC addition parts 141-1 to 141-4 correct bit error, the RAID control part 12 restores distributed data, and an error correction decoding part 17 corrects burst error.
そして、半導体メモリ映像蓄積再生装置は、映像データの再生時において、ＥＣＣ付加部１４１−１〜１４１−４により、ビット誤りを訂正し、ＲＡＩＤ制御部１２により、分散データを復元し、誤り訂正復号化部１７により、バースト誤りを訂正する。 - 特許庁 - When the position where the assumed error detection code coincides with the calculated error detection code calculated based on the assumed transmitted data exists, the position is judged as the final bit position and when no coincident position exists, no piece of transmission data is judged to exist or an error is judged to exist in the received frame data.
仮定した誤り検出符号と、仮定した送信データに基づき算出した誤り検出符号とが一致する位置がある場合、その位置を最終ビット位置と判定し、一致する位置がない場合、送信データがない、または受信したフレーム・データに誤りがあるものと判定する。 - 特許庁 - A error- conversion correcting part 108 determines error-conversion of data when a predicted value and the determined value of the voice quantization bit number are different, and gives position information of start and end of the error- converted data to an IDE interface part 109, thereby controlling an output of the buffer memory 107.
この音声量子化ビット数の予測値と判定値が異なるデータの誤変換との判断により誤変換訂正部１０８は、ＩＤＥインターフェース部１０９に誤変換データの開始と終了の位置情報を与え、バッファメモリ１０７の出力を制御する。 - 特許庁 - The second byte of an error command 81 is '55H (01010101B)' set and reset for each bit, so when a display control board accurately receives the error command 81 and displays an error, one can determine that there is no bridging (short circuit) between signal lines through which control commands are transmitted.
エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁 - A minimum bit error rate reference control circuit 29 equivalent to a control means inputs an impulse response estimate of a transmission path and a signal-to-noise ratio of a receiver, and controls a weighting coefficient of the linear processing circuit 28 under restriction conditions so as to minimize a bit error rate when most likelihood detection is carried out.
制御手段に相当する最小ビット誤り率規範制御回路２９は，伝送路のインパルス応答の推定値と受信機の信号対雑音比を入力し、最尤検出を行った際のビット誤り率を最小にするように，線形処理回路２８の重み付け係数を拘束条件の下制御する。 - 特許庁 - Thus, the wireless communication device is adjusted for an adequate received signal level not only when a bit error occurs due to a low received signal level caused by the contracted antenna 18, but also when the bit error occurs due to a too high received signal level caused by the extended antenna 18.
したがって、アンテナ１８が伸長されていないために受信信号レベルが低いためビットエラーが発生した場合のみならず、アンテナ１８を伸長したために受信信号レベルＲＬが高くなりすぎることによってビットエラーが発生した場合にも、適切な受信信号レベルに調節することができる。 - 特許庁 - When a burst error occurs during communication of voice data, a basic unit allocated to the voice data is extended to two slots and if a bit length of the burst error does not exceed a predetermined bit length, a first control means allocates the voice data to each of the two slots to communicate the data.
音声データの通信の際、バースト誤りが発生する場合には、音声データに割り付けられる基本単位を２つのスロットに拡張して、バースト誤りのビット長が規定のビット長を越えない場合、第１制御手段により、２つのスロットの各々に対して音声データを割り付けて通信を行う。 - 特許庁 - The decision feedback automatic equalizer evaluation device includes: a signal sampling section for sampling a digital signal outputted from the DFE in response to a known digital input signal at signal timing corresponding to each tap of the DFE; and a bit error rate measurement section for measuring a bit error rate of the digital signal for each tap based on the sampled digital signal.
既知のデジタル入力信号を受けてＤＦＥから出力されるデジタル信号をＤＦＥの各タップに対応する信号タイミングにおいてサンプリングする信号サンプリング部と、サンプリングされた前記デジタル信号から各タップ毎にデジタル信号のビット誤り率を測定するビット誤り率測定部とを備える。 - 特許庁 - The special data setting part generates a magic number based on a special data setting request from a host interface, acquires an error detection code corresponding to this magic number, transmits the magic number and the error detection code as operational object data to the bit string operation part, and acquires the operational object data after bit string operation.
特殊データ設定部は、ホストインタフェース部からの特殊データ設定要求に基づいてマジックナンバーを生成し、このマジックナンバーに対応する誤り検出符号を取得し、マジックナンバーと誤り検出符号とを操作対象データとしてビット列操作部に送信してビット列操作後の操作対象データを取得する。 - 特許庁 - The in-vehicle electronic controller 3 includes: an abnormality detection means for detecting the two-bit error when data reading processing for reading control data form a storage device is performed; an interruption means for performing interruption processing on the data reading processing when the two-bit error is detected; and a first count means for counting the interruption processing.
車載電子制御装置３は、メモリ装置から制御データを読込むデータ読込み処理を実行する際に２ビットエラーを検出する異常検出手段と、２ビットエラーを検出した場合、データ読込み処理に対する割込み処理を実行する割込み手段と、割込み処理をカウントする第１カウント手段とを備える。 - 特許庁 - A control frame processing part 103 selects frames having the same SN from EDCH FP MDC control frames of a plurality of Node B's and compares CRC results and estimated bit error rates to select a frame whose CRC result is OK and which has a small estimated bit error rate.
制御フレーム処理部１０３は、マクロダイバーシチ通信状態において、複数のＮｏｄｅ ＢのＥＤＣＨ ＦＰ ＭＤＣ制御フレームから、ＳＮの同じフレームを選択してＣＲＣ結果及び推定ビット誤り率を比較して、ＣＲＣ結果がＯＫでかつ推定ビット誤り率の小さいフレームを選択する。 - 特許庁 - When temperature when ECC1 bit error correction is caused indicates a numerical value exceeding the prescribed threshold value, the control firmware 6 judges that ECC1 bit error correction caused at the time is caused by data loss by high temperature, and issues change indication of a refresh time to a mode register control part 7.
ＥＣＣ１ビットエラー訂正が発生したときの温度が、あらかじめ設定した閾値を超える数値を示している場合、制御ファームウェア６はそのとき発生したＥＣＣ1ビットエラー訂正が高温によるデータ損失によるものと判断し、モードレジスタ制御部７に対してリフレッシュ時間の変更指示を発行する。 - 特許庁 - At transfer of data between a host device 100 and an electronic disk sub-system SS, equipped with a memory part 121 constituted of a DRAM CRC is operated as error check, and the presence or absence of an error which is the CRC result is added to data as a flag bit constituted of one bit, and the data are transferred and stored in the memory part 121.
上位装置１００と、ＤＲＡＭからなるメモリ部１２１を備えた電子ディスクサブシステムＳＳとの間でデータ転送を行う際に、エラーチェックとしてＣＲＣを行い、そのＣＲＣ結果であるエラーの有無を、1ビット構成のフラグビットとしてデータに付加して転送し、メモリ部１２１に格納する。 - 特許庁 - Next, the calculated error rate is compared with a predetermined reference error rate threshold, and when the calculated error rate becomes lower than the reference error rate threshold, it is determined that pattern synchronization is obtained between the compared reference pattern and measured signal, and the bit number N of the reference pattern synchronized in pattern with the measured signal is multiplied by integer to obtain a frequency division ratio M.
次に、算出したエラーレートと予め設定された基準エラーレート閾値とを比較し、算出したエラーレートが基準エラーレート閾値を下回った場合に、比較した基準パターンと被測定信号とがパターン同期したと判別し、被測定信号とパターン同期した基準パターンのビット数Ｎを整数倍して分周比Ｍを取得する。 - 特許庁 - The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit.
メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。 - 特許庁 - To provide a simulation device for a PLC, the simulation device capable of making it easy to understand specifications of an error memory provided by the PLC and to change the logical value of a desired error bit into an error equivalent value by a simple operation without incorporating any dedicated logic for generating errors into a ladder diagram program in using a dedicated error generating command.
そのＰＬＣが提供する異常メモリの仕様を容易に理解させることができると共に、専用の異常発生命令を使用する場合のように、ラダー図プログラム中に別途異常発生用の専用ロジックを組み込むことなく、所望する異常ビットの論理値を簡単な操作で異常相当値へと変化させることができること。 - 特許庁 - Binary bit addresses for detecting an error corresponding respectively to addresses indicating each bit of multi-level memory cells holding binary bits data are allotted so that each figure of two binary bits addresses corresponding to one memory cell is made exclusive.
２ビットのデータを保持する多値のメモリセルの各ビットを示すアドレスにそれぞれ対応する誤り検出用の２進ビットアドレスが、１つのメモリセルに対応する２つの２進ビットアドレスの各桁が互いに排他的になるように割り当てられる。 - 特許庁 - At a time when data of an (n-1)th bit are received among data with a code length n (n is, e.g. 184), a before-correction data input processing circuit 8 gives pre-determined 1-bit data to each error correction block.
符号長ｎ（たとえば、ｎ＝１８４）のデータのうち、（ｎ−１）ビット目のデータが入力される時点で、訂正前データ入力処理回路８から、予め規定された１ビットのデータが各誤り訂正ブロックに与えられる。 - 特許庁 - The encoding system has: an encoder which has an error correction coder for generating a systematic code and transmits a parity bit to the decoder; and the decoder guaranteed to correctly receive the parity bit.
本発明の符号化システムは、組織符号を生成する誤り訂正符号化器を有し、パリティビットを復号装置に送信する符号化装置と、そのパリティビットを、正しく受信できることが保証されている復号装置とを有する。 - 特許庁 - To provide a soft decision decoding device capable of easily calculating bit likelihood by a small-scaled arithmetic processing circuit and providing a reproduction signal whose bit error rate characteristics are satisfactory, and radio communication equipment having the device.
小規模な演算処理回路でビット尤度の算出が容易となり、ビット誤り率特性のよい再生信号を得ることができる軟判定復号装置及び、かかる軟判定復号装置を有する無線通信装置を提供する。 - 特許庁
