「bit error」を含む例文一覧(1314)
＜前へ 1 2 .... 16 17 18 19 20 21 22 23 24 .... 26 27 次へ＞- A TFCI (Transport Format Combination Indicator) bit error determination part 9 calculates again difference of a TFCI coded symbol and a hard decision symbol of a received TFCI symbol from a demodulated TFCI value.
ＴＦＣＩビット誤り判定部９は復号されたＴＦＣＩ値から、再度、ＴＦＣＩ符号化したシンボルと受信ＴＦＣＩシンボルの硬判定シンボルとの相違を計算する。 - 特許庁 - To provide a data transmitter-receiver which is improved in error correction performance, taking advantage of the reliability of determination at demodulation corresponding to bit mapping in higher order QAM.
高次ＱＡＭでのビットマッピングに応じた復調時の判定信頼度を利用して誤り訂正能力を向上させたデータ送信装置・受信装置を提供することにある。 - 特許庁 - To obtain a semiconductor light receiving element fabricated using diffusion of impurities in which a high bit error is realized by suppressing slow tail occurring especially when a digital signal is processed.
不純物の拡散を用いて作製された半導体受光素子において、特にデジタル信号の処理を行う場合に発生するスローテイルを抑制し、高いビットエラーを実現する。 - 特許庁 - To provide a hologram optical recording medium and its manufacture method capable of lowering the bit error rate upon reproduction even while using a plastic substrate and an organic recording layer.
プラスチック基板と有機記録層とを使用していながらも、再生時のビットエラーレートを低くすることが可能なホログラム型光記録媒体及びその製造方法を提供すること。 - 特許庁 - Thus, it is possible to suppress the fluctuation of a DC voltage to be superimposed on a reception signal as well as a steady DC offset voltage, and to suppress the deterioration in a reception bit error rate.
これにより、定常的なＤＣオフセット電圧に加えて受信信号に重畳されるＤＣ電圧変動も抑制し受信ビット誤り率の劣化を抑制することができる。 - 特許庁 - Furthermore, a low-order bit monitoring circuit 6 monitors low-order (a) bits in order to monitor an input level in which no error is generated and when all low-order (a) bits become '0', the circuit 6 outputs control signals.
また、誤差が発生しない入力レベルを監視するために、下位ビット監視回路６は、下位ａビットを監視し、この下位ａビットが全て“０”となるとき、制御信号を出力する。 - 特許庁 - To provide an apparatus for reading an image in which the occurrence of a fault of shading correction is prevented by suppressing a bit calculating error due to the fluctuation of an amount of light as much as possible.
光量の変動に起因するビット演算誤差を極力小さく抑制し、シェーディング補正の不良の発生を未然に防止することができる画像読取装置を提供する。 - 特許庁 - A time calculation section 12 calculates a recordable time length by dividing a result of subtracting the predicted error 32 from an idle area size of the recording medium by a standard bit rate.
長時間算出部１２は、記録媒体の空き領域サイズから予測誤差値３２の値を差し引いた結果の値を標準ビットレートで除算することで、記録可能時間長を算出する。 - 特許庁 - Also, by averaging an exclusive OR of an Most Significant Bit and the error signal and sending it to an automatic gain control amplifier 21, an AGC control of the analog/digital converters 29, 30 is implemented.
また、ＭＳＢと誤差信号との排他的論理和を平均化してこれを自動利得制御増幅器２１に与えることで、アナログ／ディジタル変換器２９、３０のＡＧＣ制御を行う。 - 特許庁 - To provide a data storage control method and a device for allowing rewriting of the memory 1 bit error correction content to a memory by a CPU even in a DMA using memory area.
ＤＭＡ使用メモリ領域においても、ＣＰＵによるメモリ１ビットエラー訂正内容のメモリへの書き戻しが可能なデータ記憶制御方法および装置を提供することにある。 - 特許庁 - At the time of detecting the BIC, by recognizing the deviation from the original position of the BIC and correcting the head of block data to be delivered to an error correction part 13, the bit synchronization deviation is corrected.
ＢＩＣを検出すると、本来のＢＩＣの位置からのずれを認識し、エラー訂正部１３へ受け渡すブロックデータの先頭を修正することで、ビット同期ずれを補正する。 - 特許庁 - The method also comprises the steps of sending the PN pattern generated from a PN pattern generator 18 to a PN pattern collator 31-8 of the controller 30, and measuring the bit error rate.
そして、ＰＮパターン生成部１８で生成されたＰＮパターンが、無線基地局制御装置３０のＰＮパターン照合部３１−８へ送られてビット誤り率が測定される。 - 特許庁 - The bit information of the PMIs to be assigned to the pre-coding weights is adjusted to suppress the influence of a transmission beam to be formed based on the PMI with the occurrence of the feedback error.
プリコーディングウェイトに割り当てられるＰＭＩのビット情報は、フィードバックエラーが発生したＰＭＩに基づいて形成される送信ビームの影響を抑制するように調整される。 - 特許庁 - That is to say, a confirmation of the putout number count switch control means, a subtraction of the to-be-put-out number counter, and an output of the prize ball count signal are executed without checking the error bit.
すなわち、払出個数カウントスイッチの確認処理、未払出個数カウンタの減算処理、賞球カウント信号の出力処理などについては、エラービットがチェックされることなく実行される。 - 特許庁 - An operation sequence comprising a sampling operation, an electric charge distribution operation, an electric charge storage operation, and an electric charge reset operation is configured so as to express an error transfer function in each bit in a way of a cyclic rational expression.
各ビットのエラー伝達関数が巡回有理式で表されるように、サンプリング動作、電荷分配動作、電荷保持動作、電荷リセット動作からなる動作シーケンスが構成される。 - 特許庁 - A transmission device 100 includes a pointer prediction part 50 calculating the exclusive OR of a bit pattern of an error pointer and an inverted pattern to calculate a pointer candidate including a true pointer.
伝送装置１００は、エラーポインタのビットパターン及び反転パターンの排他的論理和を演算し、真のポインタを含むポインタ候補を算出するポインタ予測部５０を備えている。 - 特許庁 - 2D bit map image data as the rendering result are stored in a PROM if the PROM has room in a storage region (S5) for use in response to the occurrence of the error (S0).
ＰＲＯＭの記憶領域に余裕があればレンダリング結果の２Ｄビットマップ画像データをＰＲＯＭに格納しておき（Ｓ５）、エラーの発生に応答してこれを利用する（Ｓ０）。 - 特許庁 - To provide a semiconductor device capable of performing operation for reading data stored in a memory cell or writing data at a high speed, and also correcting an error of two-bit data.
本発明は、メモリセルに記憶してあるデータを読出し、または書込む動作を高速に行なうことが可能で、２ビットのデータの誤りを訂正することができる半導体装置を提供する。 - 特許庁 - In the case of data transmission by the communications equipment 10, an ECC check bit is discriminated as to whether it is added to transmission data, based on error notification regarding the transmission data returned from the receiving side.
通信装置によるデータ送信時には、受信側から返信された送信データに関するエラー通知に基づき、送信データにＥＣＣチェックビットを付加するか否かが判別される。 - 特許庁 - To attain the reduction of the load of an MPU side or the simplification of software by maintaining storage data without any error even when any bit wash is not operated by an MPU.
ＭＰＵがビットウォッシュを行わなくても記憶データを誤りのないものに維持しておくことができ、これによりＭＰＵ側の負担の軽減やソフトウェアの簡略化を図ることを可能とする。 - 特許庁 - To provide a receiver capable of optimally setting a threshold value of a comparator even when an interference wave by another user exists in a reception band and decreasing a bit error rate.
受信帯域内に他ユーザによる干渉波があった場合でも、比較器のしきい値を最適に設定することができ、ビット誤り率の低減が可能な受信装置を提供すること。 - 特許庁 - The control part 11 selects the analog image signal of a simultaneous broadcasting when the simultaneous broadcasting exists, based on the bit error information, in a case where the reception state of the digital broadcasting is deteriorated.
制御部１１は、ビットエラレート情報に基き、デジタル放送の受信状態が悪くなれば、サイマル放送が存在するときは、サイマル放送のアナログ映像信号を選択する。 - 特許庁 - To accelerate a transmission bit speed without increasing occupancy bandwidth and to obtain a prescribed coding error rate with small transmission power in a spread spectrum signal transmission system.
スペクトル拡散信号伝送システムにおいて、占有帯域幅を増加させることなく伝送ビット速度の高速化を図り、かつ低い送信電力で所定の符号誤り率を得る。 - 特許庁 - The optimal resilience is achieved by partitioning a stream into a plurality of layers, and maintaining the same overall bit rate by separately applying unequal error correction coding to the respective layers.
ストリームを複数の階層へと区分化し、各々の階層に別々に不均等な誤り修正符号を適用することで同じ全体的ビットレートを維持することによって達成される。 - 特許庁 - Meanwhile, the bit distribution control section 32 sets a target DCT (discrete cosine transformation) coefficient quantization error for each macro block of each image and assigns a target quantization parameter U to each macro block.
一方、ビット配分制御部３２は、前記画面のマクロブロック毎に目標とするＤＣＴ係数量子化誤差を設定し、該マクロブロック毎に目標とする量子化パラメータＵを割り当てる。 - 特許庁 - To provide a test circuit detecting whether a bit error takes place in retiming data outputted from a CDR circuit when an input timing of serial data is changed.
シリアルデータの入力タイミングが変化した場合に、ＣＤＲ回路から出力されるリタイミングデータにビットエラーが発生するかどうかを検出することができるテスト回路を提供する。 - 特許庁 - Transmission adaptive control by the transmission adaptive control means regards throughput maximization or throughput maximization under a constraint relating to an error bit rate as an objective function.
前記送信適応制御手段による送信適応制御がスループット最大化もしくはビット誤り率に関する拘束条件下でのスループット最大化を目的関数とするものである。 - 特許庁 - To reduce circuit scale without performing any re-encoding after decoding when detecting the bit error rate of a communication path by a decoder on the side of a receiver in the radio communication by using a systematic code.
組織符号を用いて無線通信を行なう場合、受信機側の復号器で通信路のビットエラーレートを検出する際に復号後の再符号化を行なわず回路規模を縮小する。 - 特許庁 - Code generation and error detection are performed for read-out data by a parity/syndrome generator 31 and a parity bit and syndrome are generated, and they are held in the parity/syndrome register 39.
パリティ／シンドロームジェネレータ３１により読み出しデータに対して、符号生成及び誤り検出を行いパリティビット及びシンドロームを生成し、パリティ／シンドロームレジスタ３９に保持する。 - 特許庁 - To provide a data transmitting method capable of suppressing a drop of a data rate while improving a bit error rate of transmission data, and a transmitter and a receiver to be used for the data transmitting method.
伝送データのビットエラーレートを向上させつつデータレータの低下を抑えることができるデータ伝送方法並びにそのデータ伝送方法に用いる送信機及び受信機を提供する。 - 特許庁 - The final bit extracting part 64 extracts the last two bits of error detecting data, which are included in the end of transmission data packet generated by the transmission data generating part 60.
最終ビット抽出部６４は、送信データ生成部６０によって生成される送信データパケットの最後に含まれるエラー検出用データの最終の２ビットを抽出する。 - 特許庁 - To obtain a spread spectrum receiver capable of realizing good bit error rate characteristics even when the interference wave electric power of a beam formed per pass cannot be considered as the same.
パス単位に形成されるビームの干渉波電力が同一とみなせない場合においても、良好なビット誤り率特性を実現可能なスペクトル拡散受信装置を得ること。 - 特許庁 - To provide a radio system capable of securing BER (bit error ratio) and CNR (carrier to noise ratio) to be a standard and performing transmission by the fewest possible transmission power in the case of reception of the other transmitter/receiver.
相手の送受信装置の受信に際し、基準となるＢＥＲおよびＣＮＲを確保し、できるだけ少ない送信電力で送信できる無線システムを提供する。 - 特許庁 - The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.
ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁 - To provide an error correction processing device and an error correction processing method which can easily perform conversion processing of a digital information sequence and a parity bit sequence for error correction to be added to it, to a form responding to a request of a recording and reproduction system and also can shorten recording data length.
この発明は、デジタル情報系列及びそれに付加する誤り訂正用のパリティビット系列に対して、記録再生系の要求に応じた形態への変換処理を容易に行なうことができ、しかも記録するデータ長も短くし得る誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁 - A CRC error detection part 170 detects an error based upon a CRC bit in a frame and when a successive CRC error decision part, 180 decides that ≥32 multiple frames have errors, the synchronism position of the subcount part 130 is taken in the main count part 130 to re-set the synchronism position of the main count part 130.
ＣＲＣエラー検出部１７０でフレーム内のＣＲＣビットに基づくエラーを検出し、これが３２個以上のマルチフレームについて連続していることが連続ＣＲＣエラー判定部１８０によって判定されると、サブカウント部１３０の同期位置がメインカウント部１３０に取り込まれて、メインカウント部１３０の同期位置が再設定される。 - 特許庁 - The present invention corrects an error of an electrical signal after conversion of a received optical signal into an electrical signal, counts sequences of synchronous words with a bit error in excess of an allowance among electrical signals with error corrections after frame synchronization is established and, when the count reaches a prescribed number, determines it to be frame out-of-synchronization.
上記課題を解決するために、本願発明では、受信した光信号を電気信号に変換した後、電気信号のエラー訂正をし、フレーム同期が確立された後は、エラー訂正された電気信号の中から、許容値を超えたビットエラーを有する同期ワードの連続をカウントして規定数に達したときにフレーム同期はずれと判定する。 - 特許庁 - Position information of bits for which error correction is applied by an error correction circuit after bit interleave decoding is obtained, and when the position information is decided to be that arranged in adjacent bits in the propagation line, it is discriminated that effective error correction is executed for burst errors and transmission of an alarm output for channel switching is blocked.
ビットインターリーブ復号後の誤り訂正回路から誤り訂正を実行したビットの位置情報を得て、その位置情報が伝搬路で隣接するビットに配列されていたものであると判定されるときには、バースト誤りに対して有効な誤り訂正が実行されているものとして、回線切換のための警報出力が送出されないように阻止する。 - 特許庁 - This pipeline A/D converter is composed of serially connected plural pipeline stages, and a one-bit A/D converter and a reference voltage generating means is provided for detecting the gain error of each of pipeline stages and correcting the gain error by controlling a reference voltage supplied to the pipeline stage on the basis of this gain error.
パイプラインＡ／Ｄ変換器において、直列接続された複数段のパイプラインステージ及び１ビットＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変換器と、各パイプラインステージのゲインエラーを検出し、このゲインエラーに基づきパイプラインステージに供給される基準電圧を制御してゲインエラーを補正する基準電圧生成手段とを設ける。 - 特許庁 - In order to simply, effectively, and efficiently reduce influences by rounding error, in processing for converting 10 bit data into 8 bit for compression processing of an input signal, "round-down" and "round-up" are performed by turns to prevent correlation from occurring in a time axis direction.
簡易的で効果的かつ効率的に丸め誤差による影響を軽減させる為に、入力信号の圧縮処理のために１０ビットデータを８ビットに変換する処理に於いて「切り捨て」と「切り上げ」を交互に施し、時間軸方向で相関性が出ないようにする。 - 特許庁 - This re-encoded error corrected information bit stream is sent to the propagation path estimating/compensating circuit 104, a propagation path is estimated by performing complex multiplication with a fast Fourier transform(FFT) operated signal while using this re-encoded information bit as a known signal, and the propagation path estimate value is found.
このように再符号化された誤り訂正後の情報ビット列は、伝搬路推定・補償回路１０４に送られこの再符号化情報ビットを既知信号として用い、ＦＦＴ演算された信号と複素乗算することにより伝搬路推定を行い、伝搬路推定値を求める。 - 特許庁 - To provide a moving picture experts group MPEG video decoder that attains smooth moving picture reproduction where error concealment hardly takes place even in the case of decoding an MPEG bit stream that is decoded at a variable bit rate VBR and that realizes special reproduction such as 3-2 pull-down reproduction and slow reproduction.
ＶＢＲ復号化されたＭＰＥＧビットストリームを復号化する場合であってもエラーコンシールメントが発生しにくく、スムーズな動画再生を可能とするＭＰＥＧビデオ復号器並びに３−２プルダウン再生及びスロー再生等の特殊再生を実現するＭＰＥＧビデオ復号器を提供する。 - 特許庁 - A selection circuit 30 selects a signal from one of the individual error diffusion processing circuits 10_1 to 10_15 according to the value of a low order 4 bit image signal and the signal is added to upper 8 bit of the video signal by an addition circuit 40 as the signal for indicating a false gray level.
選択回路３０は、下位４ビットの映像信号部分の値により、個別誤差拡散処理回路１０_１〜１０_１５のうちの一の回路からの信号を選択して加算回路４０に擬似中間階調を示す信号として映像信号の上位８ビットに加算する。 - 特許庁 - To provide a method for decoding a moving picture signal by which a bit stream can temporally and correctly be decoded in the unit of sub frames even after missing of part of the bit stream takes place or after the occurrence of an error and deterioration in the quality of a decoded image can be reduced even when decoding a sub frame including a picture with motion is temporally disabled.
ビットストリームの一部が欠落したり、誤りが発生した場合でも、その後サブフレームを単位として時間的に正しく復号することができ、かつ時間的に動きのある画像を含んだサブフレームの復号が不可能になっても、復号画質の劣化を小さく抑える。 - 特許庁 - A quick paging bit to discriminate the existence of the paging message to the first access terminal is encoded together with one or more quick paging bits corresponding to one or more additional access terminals to constitute one or more forward error correction bit.
第１のアクセス端末に対するページング・メッセージの存在を識別する高速ページング・ビットは、１又はそれより多くの追加のアクセス端末に対応する１又はそれより多くの高速ページング・ビットとともにエンコードされて、１又はそれより多くの順方向誤り訂正ビットを生成する。 - 特許庁 - The bit changer 103 changes the bit position so that other coded bits that the bits before coding are the same as punctured bits in the rate match unit 102 are placed at a high error durability position in one symbol for doing the multi-value modulation, using the rate match information 105.
また、ビット入替部１０３は、レートマッチ情報１０５を用いて、レートマッチ部１０２にてパンクチャしたビットと符号化前のビットが同じである他の符号化ビットが多値変調する１シンボルにおいて誤り耐性の高いビットの位置に配置されるようにビット位置を入れ替える。 - 特許庁 - By using an optical bit conversion circuit, an optical phase/intensity transformation circuit, an optical phase inversion circuit and an optical OR circuit for functions, corresponding to the portions obtained by conventional electric circuits, the error correction processing is executed all on the optical basis with syndrome calculation and optical bit conversion.
従来の電気回路で実現していた各部に対応する機能として光ビット変換回路、光位相／強度変換回路、光位相反転回路、光論理和回路を用いることにより、シンドローム算出および光ビット変換による誤り訂正処理をすべて光のままで行う。 - 特許庁 - In addition, hard decision thresholds of each bit value of communication quality information which the receiving side measures and transmits from a receiving result of a pilot signal in a CQI demodulation part 13 are adjusted by predicting each bit value of the communication quality information based on its result of the calculated packet error rate.
また、その結果に基づいて、受信側がパイロット信号の受信結果から計測して送信した通信品質情報の各ビット値を予測することにより、ＣＱＩ復調部１３における当該通信品質情報の各ビット値の硬判定しきい値を調整する。 - 特許庁 - To provide a digital signal reception circuit that spreads burst errors in a propagation line into many frames through bit interleaving, so as to decrease number of errors in each frame and prevents meaningless execution of channel switching or the like because of high frequency of error occurrence, when error correction is effectively performed.
伝搬路でバースト的に発生した誤りをビットインターリーブにより多数のフレームに分散させて、フレーム内の誤りの数を小さくし、有効に誤り訂正を実行しているときに、誤り発生の頻度が大きいとして回線切換などが無意味に実行されることを阻止する。 - 特許庁 - A speech data division part 143 of a processing part 14 sections digital speech data into an important part and other parts according to predetermined specified regularity and an error correcting 1st encoder 15 adds a redundant bit for error correction to the important part at a higher rate than to other parts.
処理部１４の音声データ分割部１４３は、デジタル音声データを予め定められた所定の規則性により重要部分と他の部分に区分し、誤り訂正第１符号化器１５は、前記重要部分に対し前記他の部分よりも高い割合で誤り訂正用冗長ビットを付加する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
