「bit error」を含む例文一覧(1314)

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  • SELECTIVE SCRAMBLER FOR USE IN COMMUNICATIONS SYSTEM AND METHOD TO MINIMIZE BIT ERROR AT RECEIVER
    受信機におけるビット誤りを最小限に抑えるように通信システムや通信方法で使用する選択的スクランブラ - 特許庁
  • To provide a real time counter that obtains a bit error between changing existing data and data through a transmission system.
    変化する既知のデータと伝送系を通った前記データとの間におけるビットエラーを求めるリアルタイムカウンタを提供する。 - 特許庁
  • After that, the diversity receiver selects the antenna 11b, receives a first unique word B, and detects the bit error.
    その後、ダイバーシチ受信装置は、アンテナ１１ｂを選択して第１ユニークワードＢを受信してそのビットエラーを検出する。 - 特許庁
  • To provide a modulation and demodulation system capable of minimizing the bit error rate in the six-phase phase modulation method.
    ６相位相変調方式においてビット誤り率を最小化することが可能な変復調システムを提供する。 - 特許庁
  • Perhaps you noticed a bit of ischemia, as brilliant men are wont to do, but around the same time you committed yet another surgical error.
    優秀な男なら 同じく気づくように おそらく君は ちょっとした局所貧血に 気づいた だが 同じ頃 - 映画・海外ドラマ英語字幕翻訳辞書
  • The output of the subtractor 102, which is the error signal is integrated with time and the integrated output, is inputted to the bit cutting-back device 104.
    誤差信号である減算器102の出力が積分器103において時間積分され、ビット削減器104へ入力される。 - 特許庁
  • The method is for forming the eye diagram by acquiring a bit error rate of a bit stream of an input data signal or the supplied data signal by using the signal detecting route of the constituent element and a binary data bit decision mechanism.
    構成要素及び二進データビット決定機構の信号検出経路を使用して、入力データ信号又は供給されたデータ信号のビットストリームのビット誤り率を獲得し、アイダイアグラムを形成する方法を開示する。 - 特許庁
  • An error diffusion processing circuit 3 switches the number of lower-order bits used for characteristic error diffusion, i.e., lower-order 4 bits for 12 bit inverse gamma compensation and lower-order 3 bits for 11 bit inverse gamma compensation by linking to the changeover of inverse gamma compensation characteristics.
    誤差拡散処理回路３は、逆ガンマ補正特性を切り換えるのに連動して、１２ビットの逆ガンマ補正では下位４ビット、１１ビットの逆ガンマ補正では下位３ビットのように、特性誤差拡散に用いる下位ビットのビット数を切り換える。 - 特許庁
  • A bit error rate of the previously recorded track is measured by a BER measuring part 112, and the amount of offtrack such that the bit error becomes minimum is set to an offtrack amount setting part 113 as the optimum amount of offtrack, then the actual information signal is recorded.
    先に記録したトラックのビットエラーレートをＢＥＲ測定部１１２で測定し、ビットエラーレートが最小となるオフトラック量を最適なオフトラック量としてオフトラック量設定部１１３に設定して実際の情報信号を記録する。 - 特許庁
  • The unit 6 causes the receiver 4 to operate and receive a frame, calculates bit error rate, if synchronization could not be taken by a preamble, and causes the transmitter 5 to operate to transmit the data, if the bit error rate is not smaller than a predetermined threshold.
    送受信制御部６は、受信部４を動作させてフレームを受信し、プリアンブルによって同期がとれなかった場合にビットエラー率を算出し、ビットエラー率が所定の閾値以上の場合に送信部５を動作させてデータを送信する。 - 特許庁
  • A decision by majority determination circuit 64 determines only digital data from respective memory circuits 621 to 625 in which the error determination circuits 631 to 635 determine that an error is not included by decision by majority for bit by bit, and outputs correct digital data.
    多数決判定回路６４は、誤り判定回路６３１〜６３５が誤りが含まれていないと判定した各記憶回路６２１〜６２５からのデジタルデータのみを１ビットずつ多数決によって判定して、正しいデジタルデータを出力する。 - 特許庁
  • A memory writing controller 3 specifies, from read data, a bit position for which error correction is required, based on an error correction check bit, merges writing requirement data based on a writing position specification signal output from a CPU1, and generates writing data before correction.
    メモリ書込み制御装置３は、リードデータからエラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定し、ＣＰＵ１から出力されるライト位置指定信号に基づきライト要求データをマージして補正前のライトデータを生成する。 - 特許庁
  • A higher order QAM modulator 4 outputs so as to map bit strings having high conduciveness to error correction characteristics onto signal points of high judgement reliability in demodulation and bit strings having low conduciveness to error correction characteristics onto signal points of low judgement reliability in demodulation.
    高次ＱＡＭ変調器４は、誤り訂正特性への寄与度が高いビット列は復調時の判定信頼度が高い信号点に、寄与度の低いビット列は復調時の判定信頼度が低い信号点にマッピングして出力する。 - 特許庁
  • An error code correcting system consisting of 64 bits data bit and 9 bits check bit with respect to a memory array ARY such as a DRAM is introduced, for instance, and an error correction code circuit ECC according to the above arrangement is disposed adjacent to a sense amplifier column SAA.
    例えば、ＤＲＡＭなどのメモリアレイＡＲＹに対して、６４ビットのデータビットと９ビットのチェックビットからなる誤り符号訂正方式を導入し、これに伴う誤り訂正符号回路ＥＣＣをセンスアンプ列ＳＡＡに隣接して配置する。 - 特許庁
  • If it is judged that no error is contained in the parity bit in this check, decoding processing is not performed with respect to the received packet but if it is judged that any error is contained in the parity bit, the received packet is sent to a decoder and decoded further.
    この検査において、パリティビットにエラーが含まれていないと判断されると、受信パケットに対してデコード処理を行わず、パリティビットにエラーが含まれていると判断されると、受信パケットはデコーダに送られてデコードがさらに行われる。 - 特許庁
  • To provide a receiver for receiving a 1-bit data train which is a PDM signal that can reduce a sense of discomfort when noise due to a high bit error rate occurs.
    ＰＤＭ信号である１ｂｉｔデータ列を受信する受信機であって、ビットエラーレートによるノイズが発生した場合の不快感を改善することのできる受信機を実現する。 - 特許庁
  • Thereafter, the data are reread from the array, and if the error was due to a hard fault (stuck bit), they will appear correct since the inversion will have changed the value of the defective bit to the stuck value.
    その後、データがアレーから再読み取りされ、そしてハード障害（固定ビット）によるエラーがあった場合、反転が障害ビットの値を固定値に変更しているので、それは正しく見える。 - 特許庁
  • Under a situation that a BER (Bit Error Ratio) is worsened, the radio base stations 1-1 and 1-2 and the mobile station 2 perform transmit power control if the TPC bit takes a same value continuously.
    無線基地局１−１，１−２及び移動機２はＢＥＲが悪くなった状況で、ＴＰＣビットが連続して同じ値を示した時に送信電力の制御を行う。 - 特許庁
  • In case that the information of the bit rows D7-D0 is, for example, sound PCM data or image data or the like, the error of the least significant bit does not have large influence upon the quality of the information.
    ビット列Ｄ７〜Ｄ０の情報が例えば音声ＰＣＭデータや画像データ等である場合、下位ビットの誤りは情報の品質にそれほど大きな影響を与えない。 - 特許庁
  • To adopt a bit pattern sequence which suits the application of an algorithm for improvement of threshold voltage distribution, and a bit pattern sequence which suits the embodiment of uniform error probability distribution/reading latency.
    閾値電圧分布の改善のためのアルゴリズムの適用に適合するビットパターン順序と均一のエラー確率分布／読み出しレイテンシの具現に適合するビットパターン順序とを採用する。 - 特許庁
  • In the VOP decoding processing, a start code detection section shifts an input stream by one bit, for example, and successively collates it with given bit patterns to detect a start code error.
    ＶＯＰ復号化処理において、スタートコード検出部は、入力ストリームを例えば１ビットずつずらして、所定のビットパターンと順次照合することによりスタートコードエラーの検出を行う。 - 特許庁
  • A post processor 114 generates syndrome by using a parity bit in a modulation code bit line, and performs error detection/correction to output the syndrome to a vanishing position calculation circuit 121.
    ポストプロセッサ114は、変調符号ビット列内のパリティビットを利用してシンドロームを生成し誤り検出・訂正を行うと同時に、シンドロームを消失位置計算回路121へ出力する。 - 特許庁
  • The normal operation confirmation test of the FCS inspection processing is performed based on the generation or no generation of the FCS error when the CRC polynomials of 16 bit, 32 bit are coincident or different.
    １６ビット、３２ビットのＣＲＣ多項式が一致又は相違した場合のＦＣＳエラーの発生又は非発生に基づいてＦＣＳ検査処理の正常動作確認試験を行う。 - 特許庁
  • A first and a second error detecting portions 13 and 14 detects errors in a bit string of the identification information and a bit string of the predetermined main part of data respectively, based on the first and the second parity bits.
    第１および第２エラー検出部１３，１４は、第１および第２のパリティビットに基づいて、識別情報および所定のデータ本体のビット列のエラーをそれぞれ検出する。 - 特許庁
  • To obtain a regenerative signal having excellent bit error-rate characteristics by easily computing a bit maximum likelihood even in the case of polyphase phase modulation applying and miniaturizing a device and reducing power consumption.
    多相位相変調適用時でもビット尤度を容易に算出して、装置小型化及び低消費電力化を図り、ビット誤り率特性のよい再生信号を得ること。 - 特許庁
  • Also, on the basis of the error detection correction code set to an entry corresponding to a non-updated page in the error detection correction code table 122, the patrol task detects and corrects the bit inversion error of the non-updated page.
    また、パトロールタスクは誤り検出訂正符号テーブル１２２内の未更新ページに対応するエントリに設定されている誤り検出訂正符号に基づいて未更新ページのビット反転エラーを検出および訂正する。 - 特許庁
  • Packet-0 error detection software continuously receives teletext data from a teletext signal restoration device 13, detects whether or not a two-bit error occurs in teletext data of packet 0 and transmits error information Er if detected.
    パケット０エラー検出ソフトウェア４２は、テレテキスト信号復元装置１３からのテレテキストデータを連続して受けて、パケット０のテレテキストデータに２ビットエラーが生じたか否かを検出し、その検出時にエラー情報Ｅｒを送信する。 - 特許庁
  • The communication quality of a radio communication route is dynamically measured from the bit error rate during communication and compared with the relation of a previously calculated bit error rate every used packet type with the transmission rate, thereby automatically selecting packets having an optimum length and an error correcting ability in accordance with the present communication quality.
    本発明は無線通信経路の通信品質をビットエラー率により通信中に動的に測定し、あらかじめ算出しておいた使用パケット種類毎のビットエラー率と通信速度の関係と比較することにより、現在の通信品質に合わせた最適な長さ、誤り訂正能力を持つパケットを自動的に選択する。 - 特許庁
  • An error correction circuit 180 allows the timing of the uncorrected encoded signal to coincide with that of the error correcting pulse, corrects the uncorrected encoded signal by inverting an error bit in the uncorrected decoded signal by the error correcting pulse and generates a corrected decoded signal.
    誤り訂正回路１８０は、訂正前復号信号と誤り訂正パルスのタイミングを一致させた上で誤り訂正パルスによって訂正前復号信号中の誤りビットを反転させることにより、訂正前復号信号を訂正して訂正後復号信号を生成する。 - 特許庁
  • The flash memory device has an error correction circuit and a block management means, and after the remaining count of preliminary blocks reaches a threshold set for the block management means, the flash memory device corrects error data having bit errors, sends out the error-corrected data to a host, and refreshes a block in which the error has occurred.
    フラッシュメモリデバイスにエラー訂正回路とブロック管理手段とを設け、予備ブロックの残数がブロック管理手段に設定された閾値に至った後は、ｂｉｔエラーのあったデータをエラー訂正してホストに送出するとともに、該エラーを生起したブロックをリフレッシュする。 - 特許庁
  • To provide an error detection and correction method capable of detecting and correcting error on two-dimensional codes used for a hologram memory recording and reproducing apparatus by means of a parity bit.
    ホログラムメモリ記録再生装置で用いられる２次元符号に対してパリティビットによる誤りの検出及び訂正を行うことのできる誤り検出及び訂正方法を提供する。 - 特許庁
  • Based on the bit error rate, a code rate change trigger is sent to the ECC engine 104 to increase or decrease a code rate in order to maintain an outgoing error rate within a predetermined desired range.
    ビット誤り率に基づいて、符号化率変更トリガがＥＣＣエンジン１０４へ送られ、所定の所望の範囲内に出力誤り率を維持するには符号化率を増減させる。 - 特許庁
  • At the receiver side, even when data with which a bit discrimination error once occurs and of which a sampling value becomes an intermediate value, are continued, error propagation can be settled within the predetermined data length range.
    受信装置側では、一度ビット判定の誤りを起こし、且つサンプリング値が中間値となるデータが連続しても、誤りの伝播を所定のデータ長の範囲内に収めることができる。 - 特許庁
  • A comparator circuit 58 compares demodulated data with demodulated data subjected to error correction by a Viterbi decoding circuit 7 and the value of C/N is discriminated on the basis of a bit error rate from a table in a ROM 62.
    比較回路５８で、復調データとビタビ復号回路７でエラー訂正された復調データとを比較し、ＲＯＭ６２のテーブルからビットエラーレートに基づくＣ／Ｎ比の値を計測する。 - 特許庁
  • An error diffusion processing circuit 3 performs the error diffusion of lower bits of 12-bit R, G, B signals to make the signals to be signals equivalent to 12 bits or 11 bits and inputs them to a PDP(plasma display panel) 4.
    誤差拡散処理回路３は、１２ビットのＲ，Ｇ，Ｂ信号の下位ビットを誤差拡散して、１２ビットもしくは１１ビット相当の信号としてＰＤＰ４に入力する。 - 特許庁
  • To provide an in-vehicle electronic controller which is used for controlling each of in-vehicle equipment and which can perform error processing according to the frequency of the detected two-bit error.
    車載機器の各制御を行う車載電子制御装置に関し、検出した２ビットエラーの回数に応じたエラー処理を行うことができる車載電子制御装置を提供すること。 - 特許庁
  • A bit number count means 103 counts number of bits of a variable length code stream for one image and an error correction coding means 104 applies error correction coding to a block code by using this length information.
    １ピクチャーの可変長符号列のビット数をビット数カウント手段103でカウントし、このレングス情報を誤り訂正符号化手段104でブロック符号に誤り訂正符号化する。 - 特許庁
  • When an error correction code is applied and the maximum number of single-bit errors is not exceeded based on the determination conditions of this error correction code, the deletion processing is assumed to be completed.
    誤り訂正符号が適用され、この誤り訂正符号の判定条件に適ったシングルビットエラーの最大数を超過しない場合、消去処理は完遂されたものと見なされる。 - 特許庁
  • An error rate measuring device 8 inputs a signal, demodulated with the base station device 7, measures a bit error rate for estimating the degree of effects of the interfering wave, and outputs the measured results.
    誤り率測定器８は、基地局装置７で復調された信号を入力し、妨害波の影響度合いを推定するビット誤り率を測定しその結果を出力する。 - 特許庁
  • The error diffusing section 101 receives the least significant 5 bit data D of input pixel data and the threshold value Th+To and performs a well known error diffusion processing before outputting a carry value.
    誤差拡散処理部１０１は、入力画素データの下位５ビットデータＤおよび閾値Ｔｈ＋Ｔｏを入力し、周知の誤差拡散処理を行い、繰り上げ値を出力する。 - 特許庁
  • Then, the other devices receive the packet for an error test and can perform a bit error test by collating prestored pattern data with the pattern data of the received packet.
    すると他の装置は、エラーテスト用パケットを受信し、あらかじめ記憶しているパターンデータと、受信したパケットのパターンデータとを照合することにより、ビットエラーテストを行うことができる。 - 特許庁
  • An error correction part 35 executes error correction by adding 1 to a bit equivalent to a pixel value of 0.5 with respect to each pixel value of the image data after being subjected to the image reduction processing.
    誤差補正部３５は、画像縮小処理後の画像データの各画素の値に対して、０．５の画素値に相当するビットに対して１を加算することにより誤差補正を行う。 - 特許庁
  • To provide a semiconductor memory etc., capable of expanding tolerance in the case a bit error increases, prolonging a refresh period and further reducing electric power consumption, in a DRAM incorporating a general error correction circuit.
    ビット誤りが増加する場合の許容範囲を拡大し、リフレッシュ周期を一層長くして更なる低消費電力化を図ることが可能な半導体記憶装置等を提供する。 - 特許庁
  • A bit number count means 103 counts the number of bits of a variable length code stream for one picture, and an error correction coding means 104 applies error correction coding to a block code on the basis of the run length information.
    １ピクチャーの可変長符号列のビット数をビット数カウント手段103でカウントし、このレングス情報を誤り訂正符号化手段104でブロック符号に誤り訂正符号化する。 - 特許庁
  • A bit number count means 103 counts number of bits of the variable length code string for a single image and an error correction coding means 104 applies error correction coding to a block code by using this length information.
    １ピクチャーの可変長符号列のビット数をビット数カウント手段103でカウントし、このレングス情報を誤り訂正符号化手段104でブロック符号に誤り訂正符号化する。 - 特許庁
  • To effectively suppress erroneous display of teletext even when a hamming correction disabled two-bit error occurs in a packet with a weak electric field in which a hamming error frequently occurs, in a teletext decoding apparatus.
    テレテキストデコード装置において、ハミングエラーが多発する弱電界でパケット０にハミング訂正不可能な２ビットエラーが生じた場合にも、テレテキストの誤表示を有効に抑制する。 - 特許庁
  • The second device (28) can also contain an error detection module (620) which can perform bit error detection based on the first modulation output and the second demodulation output.
    第２の装置（２８）はまた、第１の復調出力及び第２の復調出力に基づいてビット・エラー検出を実行することができるエラー検出モジュール（６２０）を含むことができる。 - 特許庁
  • Moreover, a baseband processing section 10 is connected to the reception circuit 4, and an error detector 11 for detecting a bit error rate of a reception signal RS is provided in the baseband processing section 10.
    さらに、受信回路４にベースバンド処理部１０を接続すると共に、ベースバンド処理部１０には受信信号ＲＳのビットエラーレートを検出する誤り検出器１１を設ける。 - 特許庁
  • The side of a recording device 5 outside the body receives them with an antenna, corrects a bit error and removes the error correction code relative to the modulated image data, and reproduces the compressed image data.
    体外の記録装置４側では、アンテナで受信し、さらに復調した画像データに対してビット誤りの訂正及び誤り訂正符号の除去をして圧縮画像データを復元する。 - 特許庁
  • Thus, 2-bit error position information is retrieved based on a syndrome value calculated from the data of a predetermined length and an EC code to realize easy error correction.
    したがって、所定長のデータとＥＣＣコードとから計算されたシンドローム値に基づいて、２ビットの誤り位置情報を検索し、容易に誤り訂正を行なうことが可能になる。 - 特許庁
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