「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 96 97 98 99 100 101 102 103 104 .... 123 124 次へ＞- You see, the birds were always begging him for bits of it to line their nests with, and, being very good-natured, he could not refuse, so by Solomon's advice he had hidden what was left of it.
ごぞんじのように鳥たちは巣をつくるためにねまきの端切れをいつもせがみましたし、ピーターも人が良くて断ることができなかったので、ソロモンのアドバイスに従って、ねまきの端切れの残りを隠してしまったのでした。 - James Matthew Barrie『ケンジントン公園のピーターパン』 - There are practical limits to the key sizes which can be cracked by brute-force searching, but since NSA deliberately limited the key size of DES to 56 bits, back in the 1970's when it was designed, DES is crackable by brute force.
ばか力探索方式でクラックできる鍵のサイズには、現実的に考えれば限界はあるけれど、DESが設計された1970年代に、NSAは意図的にDESの鍵のサイズを56ビットに制限したので、DESはばか力方式でクラックできる。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - The method includes steps of: measuring reliability of each bit in enrollment biometric data by using a processor; arranging the bits; encoding the enrollment biometric data in the decreasing order to produce an enrollment syndrome; arranging bits in authentication biometric; decoding the authentication enrollment syndrome to produce an estimate of the enrollment biometric data; and generating an output signal indicating that the estimate of the authentication biometric data is substantially the same as the enrollment biometric data.
プロセッサを使用し、エンロールメントバイオメトリックデータの各ビットの信頼度を測定し、ビットを配列し、降順のエンロールメントバイオメトリックデータを符号化してエンロールメントシンドロームを作成し、認証バイオメトリックのビットを配列し、認証エンロールメントシンドロームを復号してエンロールメントバイオメトリックデータの推定値を作成し、認証バイオメトリックデータの推定値がエンロールメントバイオメトリックデータと実質的に同じであることを示す出力信号を生成するステップを備える。 - 特許庁 - In the bit slice mode, each of the multiple AFE/TGs sections up a word of pixel information into subsets of bits, and then communicates the subsets in parallel, one subset after another, across point-to-point connections to corresponding terminals of the DIP.
ビット・スライス・モードでは、複数のＡＦＥ／ＴＧのそれぞれが、１ワードのピクセル情報をビッドの複数のサブセットに分けてから、それらのサブセットを、並列に、サブセット単位で、ポイントツーポイント接続を介して、ＤＩＰの対応する端子に送る。 - 特許庁 - A CU 500 directs a TXU 504 and an RXU 505 to define a plurality of kinds of transaction, classify bits for use in the ports according to the kinds of transaction, changes the destinations of the ports, and varies bit width for use in each of the kinds of transaction.
CU500は、複数のトランザクション種を定義し、トランザクション種によって前記ポートにおいて使用するビットを分別すると共にポートの宛先を変更し、トランザクション種毎に使用するビット幅を変更するように、TXU504、RXU505に指示を行う。 - 特許庁 - At the time of memory test, and signal less quantity bits caused by the coupling noise at the time of amplifying adjacent bit lines are efficiently worsened by the starting sense amplifiers of an odd number column and sense amplifiers of an even number column with time delay.
そして、メモリテスト時において、奇数列のセンスアンプと偶数列のセンスアンプとをある時間遅延させて起動させることにより、隣接するビット線の増幅時のカップリングノイズによる信号少量ビットを効率よく不良化させる。 - 特許庁 - With a matching bit count from highest-order bits of the address DA of each packet pair represented by i, packet pairs branch off at (i+1)_th stage on the diversion path 20A, and packet pairs merge at (6-i)_th stage on a merging path 40AP.
パケットペアのそれぞれの行先アドレスＤＡの最上位ビットからの一致ビット数をｉで表すと、分流路２０Ａ上の第（ｉ＋１）段でパケットペアが分岐し、合流路４０ＡＰ上の第（６−ｉ）段でパケットペアが合流する。 - 特許庁 - The intermediate variable calculation part determines a first intermediate variable v_0 of c bits, and repeats calculation for finding an intermediate variable v_n from an intermediate variable v_n-1 using a bit string Δ_n N times so as to find an intermediate variable v_N.
中間変数計算部は、ｃビットの最初の中間変数ｖ_０を定め、ビット列Δ_ｎを用いて中間変数ｖ_ｎ−１から中間変数ｖ_ｎを求める計算をＮ回繰り返し、中間変数ｖ_Ｎを求める。 - 特許庁 - Since the residual bits (bit No. 7) of this 1 byte can be utilized as the drawing result of an added value such as probability variation/probability no-variation, the storage capacity can be made to be 1/3 if the number of the held balls is 4 like a conventional machine.
また、この１バイト中の余りのビット（ビットＮｏ．７）を確変／非確変等の付加価値の抽選結果として利用することができるため、従来どおり４個の保留球数であれば、記憶容量を１／３とすることができる。 - 特許庁 - A symbol of the resent data packet is modulated using a predetermined constellation, and respective symbol bits have an average bit reliability defined with individual bit reliabilities on all symbols of the predetermined constellation.
前記再送したデータパケットのシンボルは、所定の信号コンステレーションを用いて変調し、各シンボルビットは、前記所定の信号コンステレーションの全シンボルに対する個々のビット信頼性によって定義された平均ビット信頼性を有する。 - 特許庁 - To provide a modulator and an image display device which when transmitting image data as a serial differential signal, reduce EMI arising on a differential transmission path independent of the number of bits and the number of serial data by optimizing vertical difference and data mapping.
画像データをシリアルの差動信号として伝送する際に、垂直差分とデータマッピングの最適化を行うことにより、ビット数、シリアルデータ数によらず、差動伝送路より発生するＥＭＩを低減することを目的とする - 特許庁 - A quantization bit number calculation portion 39 allocates the number of bits based upon audiopsychological characteristics to digital data after orthogonal conversion with the determined block length, a quantization portion 40 quantizes the data, and a packing portion 41 encodes the data.
決定されたブロック長で直交変換されたディジタルデータは量子化ビット数算出部３９で聴覚心理特性に基づくビット数割り当てがされ、量子化部４０で量子化され、パッキング部４１で符号化される。 - 特許庁 - When a variable-length encoded input code (VLC) is inputted, the context calculating section 120 generates a context number from the type of the syntax element and the number of existing decoded bits, and outputs the context number to the adaptive arithmetic decoding section 110.
コンテキスト計算部１２０は、入力された可変長符号の入力符号（ＶＬＣ）について、そのシンタックス要素の種別と既復号ビット数により、コンテキスト番号を生成し、適応算術復号部１１０に出力する。 - 特許庁 - That is, N bytes (bits)*1 piece of basic precalculation data, 1 byte (bit)*A pieces of precalculation data (the number of A depends on the processing system of the cryptography to be used), and a logical operation such as the exclusive OR are used.
即ち、Ｎバイト（ビット）＊１個の基礎となる事前計算データと、１バイト（ビット）＊Ａ個（Ａの個数は利用する暗号の処理体系に依存）の事前計算データ及びｅｘｃｌｕｓｉｖｅ ｏｒのような論理演算を用いる。 - 特許庁 - When a digital audio signal to be recorded has 12 bits in a figure A, for example, scales 1a-1d showing the levels of channels CH1-CH4 are provided and an input level is displayed in the size of this scale.
図のＡで、例えば記録されるデジタル音声信号のビット数を１２ビットとした場合には、例えばＣＨ１〜ＣＨ４チャンネルのレベルを示す目盛り１ａ〜１ｄが設けられ、この目盛りの大きさで入力レベルが表示される。 - 特許庁 - The write time of the signal line can be shortened, since the signal line is precharged on the basis of the reference voltage selected according to the bit string of the higher 3 bits of the digital pixel data before the signal line is written on the substrate.
信号線の書き込みを行う前に、デジタル画素データの上位３ビットのビット列に応じて選択された基準電圧に基づいて信号線のプリチャージを行うため、信号線の書き込み時間を短縮することができる。 - 特許庁 - The account name and domain name of a recipient address constituting the information for address generation are each compressed in data quantity, using the reduction in the number of bits of characters to be used description and replacement into a previously defined identification number.
アドレス生成用情報を構成している受信者アドレスのアカウント名およびドメイン名は、表記に用いる文字のビット数削減と予め定義した識別番号への置換によってそれぞれデータ量を圧縮する。 - 特許庁 - An error detection and correction circuit detects whether a bit D0(ta) or a bit D1(ta) includes an error by comparing bits D0(ta), D0(tb) and D1(ta), and D1(tb), and corrects a detected error.
誤り検出訂正回路が、ビットＤ０（ｔａ）、Ｄ０（ｔｂ）及びＤ１（ｔａ）、Ｄ１（ｔｂ）の比較により、ビットＤ０（ｔａ）又はビットＤ１（ｔａ）が誤りを含むか否かを検出し、かつ、検出された誤りを訂正する。 - 特許庁 - When data, having the bit quantity with the possibility of overflow in the butterfly computation, are contained by more than a fixed number, the bit quantity control circuit 8 shifts the bits of all data in the worm memory 7 to the LSB side.
ビット量制御回路８は、バタフライ演算をするとオーバーフローする可能性があるビット量を有するデータの数が一定数より多く含まれている場合には、ワークメモリ７内のデータを全てをＬＳＢ側にビットシフトさせる。 - 特許庁 - In other words, the shortest bit length(L) is set below the shortest bit width(W) (i.e., L≤W) in such a manner that the further higher density of the bits 100 in the circumferential direction (or the progression direction of tracking) of the substrate is made possible.
換言すれば、基板の円周方向（あるいはトラッキングの進行方向）におけるピット１００のさらなる高密度化が可能となるように、最短ピット長（Ｌ）が最短ピット幅（Ｗ）以下に（すなわちＬ≦Ｗ）設定されている。 - 特許庁 - To decrease a monitor circuit speed required for transmitting an image feature value by enabling the amount of information for image feature value for each block to be 1-2 bits, with no complex arrangement.
装置規模を複雑化することなく、各ブロックについての画像特徴量の情報量を１〜２ビットとすることを可能にすることにより画像特徴量伝送に必要とする監視回線速度を低減可能にすること。 - 特許庁 - Differently from a 1st display mode of multiple gradations, a memory controller of a signal control circuit which the display device has eliminates writing of a digital video signal of the low rank bits to a memory in a 2nd display mode of two gradations.
多階調の第１の表示モードに対して、階調数を２階調とした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁 - On an optical disk 1, the plurality of information recording layers are laminated, and the optical disk can record and reproduce information independently for the respective information recording layers and has address regions 4 where address bits 52 are concentratedly formed, in the respective information recording layers.
光ディスク１は、複数の情報記録層が積層され、各情報記録層について独立して情報の記録再生が可能であり、各情報記録層に、アドレスピット５２が集中して形成されたアドレス領域４を有する。 - 特許庁 - In an error detection process, when the values of both bits forming the bit pair are 0 in the data read out from the nonvolatile storage means, a slave side control unit or a master side control unit determines that the bit pair includes an error.
スレーブ側制御部又はマスタ側制御部は、誤り検出処理において、前記不揮発性記憶手段から読出したデータについて前記ビット対をなす双方のビットの値が０であれば前記ビット対に誤りが有ると判断する。 - 特許庁 - To provide a mobile terminal that can efficiently conduct transmission diversity of a PDSCH(physical downlink shared channel) and a DPCH(dedicated physical channel), without increasing number of bits of control information to be fed back to a base station and extending the feedback period.
基地局にフィードバックする制御情報のビット数を増やすことなくかつフィードバックの周期を長くすることなく、ＰＤＳＣＨ及びＤＰＣＨの送信ダイバーシチを効率的に行うことが可能な移動端末を提供する。 - 特許庁 - In the case data expressing a pixel by 4 bits (16 gradations) are inputted, instead of a 16 bit pattern, a 32 bit pattern of a double size is prepared as a corresponding pattern thereof so as to be stored in a digital data outputting unit 1001.
１画素が４ビット（１６階調）で表現されるデータを入力する場合、対応するパターンとして１６ビットのパターンではなく、その２倍の３２ビットのパターンを用意し、それをデジタルデータ出力装置１００１に格納しておく。 - 特許庁 - The stored block data for the divided areas are read out of the image memory 24 for temporary storage, compressed for each of bits by a binary data compressing circuit 25 and stored in a storage medium 26 for compressed data storage.
格納されている分割領域分のブロック画像データは、一時記憶用画像メモリ２４から読み出されて、２値データ圧縮回路２５にて各ビットごとに圧縮され、圧縮データ格納用記憶メディア２６に格納される。 - 特許庁 - Even when a memory map is changed, cases that a purpose is achieved by processings as change of the priority with comparatively small number of bits are increased since a degree of freedom of change of the setting is high in comparison with the case that the priority is fixed.
メモリマップに変更があった場合でも、優先度が固定されている場合に比べ、設定変更の自由度が高く、優先度の変更という比較的ビット数の少ない処理によって目的が達成できる場合が多くなる。 - 特許庁 - A setting value in one or two bits is stored to the delay setting register 16, the 1st edge point is delayed by a half clock period in response to this setting value or the 1st edge point is delayed by 1/4, 2/4, or 3/4 clock period.
遅延設定レジスタ１６に１ビット又は２ビットの設定値を記憶させ、この設定値に応じて、１／２クロック周期だけ第１のエッジ点を遅延させたり、１／４、２／４、３／４クロック周期だけ第１のエッジ点を遅延させる。 - 特許庁 - The hollow cylindrical boring pipe 2 is constituted that a pair of first boring bits 4 and 4 are provided to the outer circumferential surface in the vicinity of the front end on the excavation side and, at the same time, that a spiral vane 5 necessary to drive into the ground is wound on the outer circumferential surface.
中空円筒状削孔管２は、一対の第１の削孔ビット４，４が掘進側先端近傍の外周面に設けられるとともに、地盤内に圧入するための螺旋翼５が外周面に巻回されてなる。 - 特許庁 - That is, when the LBP of the notice pixel Pij of the reference face image D is (10001011) and when the LBP of the correspondence pixel P'ij of the referred face image Dk is (00011010), the bits second, third, fifth, sixth, and seventh from the MSB accord, so that the similar score of the notice pixel Pij becomes "5".
すなわち、参照顔画像Dの注目画素PijのLBPが(10001011)、被参照顔画像Dkの対応画素P'ijのLBPが(00011010)であれば、MSBから第２，３，５，６，７番目の各ビット同士が一致するので、注目画素Pijの類似スコアは「５」となる。 - 特許庁 - Depending on the degree of such covering, it may not be possible to extract enough position-encoding bits from a camera-captured image of the document to determine the camera-captured image's location within the document.
そのような覆いの程度に応じて、カメラによって取り込まれた画像の文書内の位置を判定するのに十分な位置エンコーディングビットを、文書のカメラによって取り込まれた画像から抽出することが不可能になる場合がある。 - 特許庁 - This method is to perform data compression processing in accordance with the nature of pixels constituting an image, to compress the number of bits per pixel and to record the compressed image data on a recording medium that moves a recording position at a prescribed speed.
画像を構成する画素の性質に応じてデータ圧縮処理を行なって、１画素当たりのビット数を圧縮し、この圧縮した画像データを、記録位置を所定の速度で移動する記録媒体に記録する方法である。 - 特許庁 - The gate- insulating film 2 discretely including the trap has a discrete trap for storing information charge, carriers can be locally injected, and one memory cell forms a multi-storage cell for accumulating information of at least two bits.
離散的にトラップを含むゲート絶縁膜２は情報電荷を蓄えるための離散的トラップを持ち、局所的なキャリアの注入が可能であり、１個のメモリセルは少なくとも２ビット分の情報を蓄積するマルチストーレッジセルを成す。 - 特許庁 - A BIST circuit 1 includes a BIST control circuit 11, a data creation circuit 12, a timing register 13, a bits inversion circuit 14, an address creation circuit 15, a control signal creation circuit 16, and a result analysis circuit 17.
ＢＩＳＴ回路１は、ＢＩＳＴ制御回路１１と、データ生成回路１２と、タイミングレジスタ１３と、ビット反転回路１４と、アドレス生成回路１５と、制御信号生成回路１６と、結果解析回路１７とを有する。 - 特許庁 - The data recovery circuit 6 eliminates the noise component from the digital data by recovering digital data in an original bit number (or a bit number more than the original bit number) based on remaining high-order bits by the round-off processing.
データ再生回路６は、前記切り捨て処理により残った上位ビットに基づいて、元のビット数のデジタルデータ（或いは元のビット数よりも多いデジタルデータ）を再生することにより、デジタルデータからノイズ成分の除去を行う。 - 特許庁 - When higher n-bits in an m-bit address signal output from a data processor 2 such as a CPU match a value preset in a register 12A, a match detection signal EQ is output from a comparator 13A.
ＣＰＵ等のデータ処理装置２から出力されるｍビットのアドレス信号の内の上位ｎビットが、レジスタ１２Ａに予め設定された値に一致すると、比較器１３Ａから一致検出信号ＥＱが出力される。 - 特許庁 - To confirm the details of branch conditions in the minimum number of steps even if the number of bits for condition inputs increases, so that the total number of clocks required to execute the maximum number of steps is not restricted during microprogram control.
マイクロプログラム制御において、最大ステップ数の実行に要するクロック総数の制限を受けないように、コンディション入力のビット数が多くなっても最小ステップで分岐条件の内容を確認できるようにする。 - 特許庁 - A superimposing device 1 superimposes meta-data to be processed for the unit of eight bits in the user data area of active lines during the vertical fly-back line period of video data of an SDI format as needed and outputs these data to a video tape recorder(VTR) 2.
重乗装置１はSDIフォーマットのビデオデータに対して、必要に応じて、８ビットを単位として処理されるメタデータを、ビデオデータの垂直帰線期間のアクティブラインのユーザデータエリアに重乗し、ビデオテープレコーダ２に出力する。 - 特許庁 - Further, when the identification circuit 305 once stores information of a configuration memory number M132 and aborts the packet 330 to produce a free area by D bits in total in the packet buffer 306, when determining that the reconfiguration control packet 330 is the final packet.
また、最終パケットであると判断した場合、コンフィギュレーションメモリ番号Ｍ１３２の情報を一旦蓄積し、当該パケット３３０を破棄することにより、パケットバッファ３０６内に合計Ｄｂｉｔ分の空きを生成する。 - 特許庁 - A packet monitor 116 monitors a data stream traffic to each buffer, and measures traffic parameters, such as the number of packet or the number of bits to be received each second by one or a plurality of buffers in the outbound module 100.
パケット・モニタ１１６が、各バッファへのデータ・ストリーム・トラフィックを監視し、アウトバウンド・モジュール１００において１つまたは多数のバッファによって１秒毎に受信するパケット数またはビット数のようなトラフィック・パラメータを測定する。 - 特許庁 - A navigation unit 2 sets an odd parity to data of a leading 1st-byte of a packet in the case of transmitting the packet and sets an even parity to data of 2nd and succeeding bytes and adds the respective parity bits to the packet for the transmission.
ナビゲーション装置２は、パケットを送信する際にパケットの先頭１バイト目のデータについては奇数パリティに設定し、２バイト目以降のデータについては偶数パリティに設定してパリティビットを付加してパケットの送信を行う。 - 特許庁 - To prevent the occurrence of dust by making peeling-off of asbestos floor tile definitively by bits together with crushing by a hammer and also to restrict scattering of dust by adopting suction and transfer for removing the pieces of tile peeled off.
ビットによるアスベスト床タイルの剥離をハンマーによる小割りの併用により確実なものとなして粉塵の発生を防止し、剥離したタイル片の除去に吸引移送を採用することによって粉塵の飛散抑制を図る。 - 特許庁 - A high-speed operation can be realized by utilizing a circuit configuration arranging serial bit strings into parallel that is characterized in a configuration to realize the encoding and decoding processing for each of parallel bits within one time clock at the same time.
従って、シリアルなビット列をパラレルに配置する回路構成を用いることによって、各ビットをパラレルに同時に１タイムクロックで符号化処理、復号化処理を実現する構成を特徴とし、高速動作が実現される。 - 特許庁 - To reduce power required for programming or erasing a memory and to achieve a small pitch at a high density by providing a nonvolatile flash memory capable of saving two bits per cell in one NAND array.
1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。 - 特許庁 - An inverse quantization circuit 102 converts compressed image data of this stage into inversely quantized data of the step on the basis of the first scan component detection result and code bits.
逆量子化回路１０２は、前記両メモリ１１１、１１２に記憶された各要素単位毎の最初のスキャン成分検出結果及び符号ビットに基づいて、今段階の圧縮画像データを今段階の逆量子化データに変換する。 - 特許庁 - A control circuit 1 receives the input data of n bits of a digital signal and controls horizontal drivers 3 so as to supply voltages corresponding to the input data to a liquid crystal panel 5 on the basis of reference voltages in a certain H period.
制御回路１は、デジタル信号のｎビットの入力データを受け、ある１Ｈ期間はこの入力データに対応した電圧を上記基準電圧を基に液晶パネル５に供給するように水平ドライバ３を制御する。 - 特許庁 - Address data, write data to be transmitted from a personal computer 200 by every 8 bits are formed as 32 bit data, outputted to the memory controller 205 and write of the data to a device mapped to a prescribed address is performed in the expansion circuit 203.
増設回路２０３にて、パーソナルコンピュータ２００から８ビットずつ送信されるアドレスデータ、書き込みデータを、３２ビットデータに形成し、メモリコントローラ２０５に出力し、所定のアドレスにマッピングされたデバイスに対するデータの書き込みを行う。 - 特許庁 - More specifically, the selection control signal generating circuit 253 divides the data AM0 and AM1, respectively, into significant and insignificant bits to generate control signals SEL and SL representing a decision statement for comparing the data AM0 and AM1.
すなわち、選択用制御信号生成回路２５３は、データＡＭ０，ＡＭ１のそれぞれを上位ビットと下位ビットとに分割し、データＡＭ０，ＡＭ１の大小を比較する判定文を示す制御信号ＳＥＬ，ＳＬを生成する。 - 特許庁 - In quantization for obtaining data on each recording head, recorded data of a large dot (5 pl) is defined as data having 2 bits per one pixel, and recorded data of a medium and small dot (2 pl and 1 pl) is defined as data including 1 bit per one pixel.
各記録ヘッドのデータを得るための量子化において、大ドット（５ｐｌ）の記録データを１画素当りのビット数が２ビットのデータとし、中、小ドット（２ｐｌ、１ｐｌ）の記録データを１画素当りのビット数が１ビットのデータとする。 - 特許庁
- 特許庁
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- 日英対訳文対応付けデータ
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- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
邦題：『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
日本語版の著作権保持者は ©1999
山形浩生<hiyori13@alum.mit.edu>である。この翻訳は、全体、部分を問わず、使用料の支払いなしに複製が認められる。
- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
- 原題：”PETER PAN IN KENSINGTON GARDENS”
邦題：『ケンジントン公園のピーターパン』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
(C) 2000 katokt
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プロジェクト杉田玄白 正式参加予定作品。詳細はhttp://www.genpaku.org/を参照のこと。
- 原題：”PETER PAN IN KENSINGTON GARDENS”
