「bits」を含む例文一覧(6183)

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  • Since the data can be read from the FIFO buffer 11 even if all the bits of the address signal AD do not match, a plurality of continuous data can be read from a CPU or a DMA controller.
    アドレス信号ＡＤの全ビットが一致しなくてもＦＩＦＯバッファ１１からデータを読み出すことができるので、ＣＰＵやＤＭＡコントローラから連続する複数のデータを効率良く読み出すことができる。 - 特許庁
  • Of the three bits used, the first bit determines read permission, the second write permission, and the last execute permission in case of ordinary files, or search permission in case of directories.
    3 ビットが使われる場合、最初のビットは読み込み許可を決定し、2 番目のビットは書き込み許可を決定する。 また 3 番目のビットは、通常のファイルの場合は実行許可を表し、ディレクトリの場合は検索許可を表す。 - JM
  • In this case, (a) is a decimal number indicated by the bit string of 5 bits of insertion information 122 to be buried and (n) is a numerical value for making 32×n+a closest to the original image size (128, in this case) of the graphic mark 123.
    ここで、ａは、埋め込む挿入叙法１２２の５ビットのビット列が表す１０進数であり、ｎは、３２×ｎ＋ａを、最も図形マーク１２３の元の画像サイズ（この場合は１２８）に近くする数値である。 - 特許庁
  • After code assignment by the color code assignment unit 13 is finished, an encoding unit 14 calculates the number of bits as a length part bit count for each color code, with which the coding result of the entire run will be at minimum, in which way it encodes each run.
    符号化部１４は、色コード割当部１３による割り当てが終了した後、各色コードにつき、全ランの符号化結果が最小となるビット数を長さ部のビット数として求め、各ランを符号化する。 - 特許庁
  • To provide an error correcting device for appropriately controlling the number of correction bits and correcting an error so that the error correction can be completed in a short period of time and to provide a receiver, an error correcting method and an error correction program.
    誤り訂正が短時間で完了できるように、訂正ビット数を適切に制御して誤り訂正を行なう誤り訂正装置、受信装置、誤り訂正方法、および誤り訂正プログラムを提供する。 - 特許庁
  • A division / connection control section 138 controls at least either of the data division section 132 and the data connection section 136 so that the division of the transmission data or the connection of the encoded blocks is carried out in units of bits.
    分割／連結制御部１３８は、データ分割部１３２およびデータ連結部１３６の少なくともいずれか一方を、送信データの分割または符号ブロックの連結がビット単位で行われるように制御する。 - 特許庁
  • A multiplex control part 8 detects the amount of bits for every 10 msec in a multiplex bit stream after '0' bit inserting processing, calculates a difference from a regular bit amount, accumulates this differential value and compares it with a critical value.
    多重化制御部８において、“０”ビット挿入処理後における多重化ビットストリームの１０msecごとのビット量を検出して正規のビット量との差分を算出し、この差分値を集計して限界値と比較する。 - 特許庁
  • Further, the constant current mirror circuit 30, the switching section 60, and a current mirror circuit 70 for output each comprise a cell comprising a fixed number of transistors, and the order of bits is weighted by the number of respective transistors.
    また、定電流カレントミラー回路部３０、スイッチング部６０、出力用カレントミラー回路部７０それぞれを一定数のトランジスタで構成されるセルにて構成し、ｂｉｔの順位を各トランジスタの数で重み付けする。 - 特許庁
  • The selection control signal generating circuit 253 divides the significant and insignificant bits of metric at least based on data AM0 and AM1 to generate control signals SEL and SL representing a decision statement for selection.
    選択用制御信号生成回路２５３は、少なくともデータＡＭ０，ＡＭ１に基づいて、メトリックの上位ビットと下位ビットとを分割して、選択用の判定文を示す制御信号ＳＥＬ，ＳＬを生成する。 - 特許庁
  • To obtain a inexpensive product having a simple structure capable of providing a spraying pattern similar to rectangular shape hardly causing foaming and flying to bits and enabling sure spraying of aerosol contents to only coating objective part.
    発泡や飛び散りのない、長方形状に近似した噴霧パターンを得ることを可能とし、塗布目的部のみへのエアゾール内容物の確実な噴射と簡易な構造による廉価な製品を得ようとするものである。 - 特許庁
  • Since the expression of a signed bit and an absolute value is employed, variation in bits from positive to negative or from negative to positive becomes smaller than the complement notation of two and power consumption of the device can be reduced.
    上記のように、符号ビットと絶対値で表現することにより、正から負、または負から正という変化でのビット変動量が、２の補数表現よりも少なくなり、装置の消費電力削減が可能である。 - 特許庁
  • Then, the bits are transferred between the stacked data storage layers by heating a neighboring data storage layer, which allows the magnetic fields from the magnetic domains to imprint the magnetic domains in the neighboring data storage layer.
    次に、ビットは、隣接するデータ記憶層を加熱することによって積み重ねられたデータ記憶層間で転送することができ、それにより、磁区からの磁界が隣接するデータ記憶層に磁区をインプリントすることが可能になる。 - 特許庁
  • The variable length word is loaded to the bit stream buffer until data are loaded to all bits, the data are read from the bit stream buffer, when the data are loaded to clear the bit stream buffer for the preparation of receiving new data.
    可変長リードは、全てのビットにデータがロードされるまでビットストリームバッファにロードされ、ロードされた時点で、データがビットストリームバッファから読み出され、ビットストリームバッファがクリアされて新しいデータを受け取る準備ができる。 - 特許庁
  • A header is fixedly arranged before actual information, a frame form for discriminating bits by pulse width is basically adopted, furthermore, for a specific bit immediately after the header, bit information is loaded also by signal levels of High/Low.
    実情報の前にヘッダが固定的に配置され、基本的にはパルス幅でビット判別をするフレーム形式を採用するが、さらにヘッダ直後の特定ビットについてはハイ・ロウの信号レベルによってもビット情報を載せる。 - 特許庁
  • The basic application data transmitting part parallel transmits basic application data of predetermined kinds and the number of predetermined bits which is the basic application data to be a basis of the application data for determining the necessary part of the drive signal applied to the element.
    基印加データ送信部は、素子へ印加される駆動信号の必要部分を定めるための印加データの基となる基印加データであって、所定種類かつ所定ビット数の基印加データをパラレル送信する。 - 特許庁
  • An event having the total delay time by far longer than the time length capable of being expressed by the allocated number of data bits can be generated by inserting the delay time into the timing data of the specified event.
    指定されたイベントのタイミングデータに遅延時間を挿入することにより、割り当てられたデータビット数で表現可能な時間長よりも遥かに長い総合遅延時間を有するイベントを発生することができる。 - 特許庁
  • YUV422 (B conversion) is selected as the YUV format conversion of A or B if the information on the discrepancy between the color difference is smaller than the threshold and the conversion (A conversion) obtained by cutting off the lower rank bits of Y, U, V of each element is selected if the information is greater.
    Ａ又はＢのＹＵＶフォーマットの選択は、色差差異情報が閾値と比べ小の場合はＹＵＶ４２２（Ｂ変換）とし、大の場合は各画素のＹ，Ｕ，Ｖの下位ビットを削減したもの（Ａ変換）とする。 - 特許庁
  • In addition, the parallel data is determined so that it is stored in the payload part by unit of parallel data of the least common multiple (15) of the number of pieces of parallel data and the above purpose is achieved even when the number of effective bits of one sample is any one of them.
    また、これらパラレルデータ数の最小公倍数（１５）のパラレルデータ単位でペイロード部に格納するように決定して、１サンプルの有効ビット数がいずれの場合でも上記目的を達成する。 - 特許庁
  • To provide a method for generation of a cyclic gray code ("2k gray code") in n-many bits having 2k-many entries, for any neutral number (k), where 2^(n-1)<2k<2^n and (n) is a positive integer.
    任意の中立数ｋ（ここで、２^（ｎ−１）＜２ｋ＜２^ｎであり、ｎは正の整数である）に関して、項目数が２ｋで、ビット数がｎの巡回グレイ・コード（「２ｋグレイ・コード」）の生成を可能にする方法を提供する。 - 特許庁
  • When a data rewriting is instructed, instead of erasing the initial value V10 and writing a new data value in the same memory cell, the unused other memory cell group of M bits is selected to write a new data value V1.
    データの書き換え指示があったときは、初期値Ｖ１０を消去して同じメモリセル群に新たなデータ値を書き込む代わりに、未使用の他のＭビットのメモリセル群を選択して新たなデータ値Ｖ１を書き込む。 - 特許庁
  • To reduce the number of bits needed to determine display time, in the case a frame display cycle is fixed and also to display an image whose frame display cycle is variable in a way similar to the conventional manner.
    フレームの表示周期が固定の場合に表示時刻を定めるのに要するビット数を削減することができ、しかも、フレームの表示周期が可変である画像の表示も従来と同様に可能とする。 - 特許庁
  • The pointer of a read pointer circuit 313 is updated according to a clock signal CLKIN, data of a buffer indicated by the pointer thereof are read out from each ring buffer 305 of bits #0-#(n-1) and are stored in a reception register 314.
    リードポインタ回路３１３のポインタは、クロック信号ＣＬＫＩＮに従って更新され、ビット＃０〜＃（ｎ−１）のそれぞれのリングバッファ３０５から、そのポインタが示すバッファのデータが読み出されて、受信レジスタ３１４に格納される。 - 特許庁
  • A data connection part 17 connects additional bits, where watermark information has been embedded by the embedding processing part 16 and the code word extracted by the variable length code decoding part 10 to generate a variable length code.
    データ連結部１７は、埋め込み処理部１６によって透かし情報が埋め込まれた付加ビットと可変長復号化部１０によって抽出された符号語とを連結して可変長符号を生成する。 - 特許庁
  • Accordingly, the number of reading devices 24 is not increased by increasing the number of bits to improve the accuracy in rotating angle, and the rotating angle of the rotor can be detected at low cost with the simple constitution.
    従って、回転角度精度を高くするためビット数を増加させることで読み取り装置２４の数を増加する必要がなく、簡単な構成で低コストで回転体の回転角度の検出を実現することができる。 - 特許庁
  • A noise adding circuit 34 adds noise data to 8-bit video data inputted to an input terminal T1, and a discarding circuit 36 discards low-order bits, so that 6-bit video data are outputted.
    入力端子Ｔ１へ入力された８ビットの映像データは、ノイズ付加回路３４によりノイズデータが加算されると共に、切り捨て回路３６により下位ビットが切り捨てられ、６ビットの映像データとして出力される。 - 特許庁
  • In this configuration, the same operation processing sequence is carried out for all combinations of (k_i, l_i), and resistance to power analysis is improved without creating difference in processing in accordance with the combination of the bits.
    本構成により、（ｋ_ｉ，ｌ_ｉ）のすべての組み合わせにおいて同一の演算処理シーケンスが実行され、ビットの組み合わせに応じた処理の差異が発生せず電力解析に対する耐性が向上する。 - 特許庁
  • An optical display element includes a binary optical display element 202 and a multiple-bit storage element 204 for storing a plurality of bits of a color intensity value to be displayed by the binary optical display element 202 during a display period.
    光学表示素子は、バイナリ光学表示素子２０２によって表示される複数ビットの色強度値を表示期間中記憶するための、バイナリ光学表示素子２０２およびマルチビット記憶素子２０４を備える。 - 特許庁
  • After input of the load signal 9, a counter 2 counts P/S conversion clocks 7 only by the number of bits of a parallel signal 8 and generates an enable signal 10 to be outputted from the start of counting to the end of counting.
    カウンタ２は、ロード信号９入力後、パラレル／シリアル変換用クロック７をパラレル信号のビット数分のみ計数を行い、計数開始から終了まで出力されるイネーブル信号１０を生成する。 - 特許庁
  • The address discrimination circuit for discriminating addresses of the optical packets to which a destination address and a sender address are assigned in the unit of bits and the optical communication system for transmitting the optical packets are improved.
    本発明は、あて先アドレスと送信元アドレスとがビット単位で割り当てられた光パケットのアドレス判定を行なうアドレス判定回路およびこの光パケットを伝送する光通信システムに改良を加えたものである。 - 特許庁
  • The parity bit inserting unit inserts the parity bit in a position between the (N-1)th and Nth bits of the data in accordance with the insertion position N generated by the first parity bit location generator, thereby generating encrypted data.
    該パリティービット挿入装置は該第１パリティービット位置生成装置の生成した挿入位置Ｎに依り、該パリティービットを該データの第Ｎ−１と第Ｎビットの間に挿入し、暗号化したデータを生成する。 - 特許庁
  • A writing control section 30 updates input-phase information composed of (m) bits, and supplies the FIFO buffer 10 with a bit row composed of a high-order (j) bit (j<m) in the input-phase information as the writing address.
    書き込み制御部３０は、ｍビットからなる入力位相情報を更新し、入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を書き込みアドレスとしてＦＩＦＯ１０に供給する。 - 特許庁
  • To reproduce one among bits of content information such as video information and audio information recorded on an information recording medium such as an optical disk, which is compatible to the reproduction function of an information reproduction system owned by a user.
    光ディスク等の情報記録媒体上に記録される映像情報、音声情報等のコンテンツ情報のうち、ユーザ所有の情報再生システムの再生機能に合致したものを再生できるようにする。 - 特許庁
  • A memory value of an adjacent one bit and a signal depending on adjacent two bits of an addition input are inputted to a CAM type memory cell consisting of MOS transistors, and a bit line is pulled down or pulled up according to an input value.
    隣接する１ビットのメモリ値と、加算入力の隣接する２ビットに依存する信号をＭＯＳトランジスタからなるＣＡＭ型メモリセルに入力し、入力値に従いヒット線をプルダウンないしはプルアップする。 - 特許庁
  • In the process of this conversion process, specific bits in the base data region 24 are picked out for access in accordance with whether that is via a read-modify-write operation or a masked read operation as appropriate.
    この変換の過程で、読取り・変更・書込みの動作によるアクセスであるか、またはマスクされた読取り動作によるアクセスであるかに従って、ベース・データ領域２４内の特殊のビットがアクセスのために取り出される。 - 特許庁
  • To generate a pseudo-random bit sequence having improved statistical characteristics by guiding a feedback bit from each generated sequence of a P-sub-sequence, and modifying the P-sub-sequence by one or a plurality of modifier bits.
    隣接した複数のＰサブシーケンスを含む主擬似ランダムビットシーケンスによって光ビームを変調することにより、光ビームが伝搬する媒体の回転を決定するための方法および装置を提供する。 - 特許庁
  • The heating means maintains the dielectric plate 26 at a predetermined temperature that suppresses the expansion of recording bits by the polarization reverse domain over a predetermined period where the dielectric recording medium is kept in an information holdable state.
    加熱手段は、この誘電体記録媒体が情報保持可能な状態に置かれている所定期間に亘って、誘電体板２６を、分極反転ドメインによる記録ビットの拡がりを抑制する所定温度に保つ。 - 特許庁
  • To provide a method and a device for common key generation and a cipher communication method which can make a common key generated by each entity variable in length and are adaptive to a key common ownership system having the arbitrary number of bits.
    各エンティティが生成する共通鍵を可変長にできて、任意のビット数の鍵共有システムに適応できる共通鍵生成方法，共通鍵生成装置及び暗号通信方法を提供する。 - 特許庁
  • When the voice data of the unit section are reproduced and outputted, the ratio of the occupation of a voiceless part of the unit section is calculated from the voiced/voiceless sound discrimination information of the 12,000 bits and the reproduction magnification X of voiced sound parts is determined.
    該単位区間の音声データの再生出力時に、１２０００ビットの有音無音識別情報から、該単位区間の無音部分が占める割合を算出し、有音部分の再生倍率Ｘを決定する。 - 特許庁
  • For example, since access can be simultaneously made to 4 bites (an oblique line part) with a third bit as the forefront from a start of reception, even if the minimum unit of the data treated by the transmitter is 8 bits, the data can be transferred in the 32-bit width of the data bus.
    例えば、受信開始から３バイト目を先頭とする４バイト（斜線部）に同時にアクセスし得るので、送信元が扱うデータの最小単位が８ビットであっても、データバスの３２ビット幅で転送が行える。 - 特許庁
  • To obtain a method for embedding a compound bearing pile of a filling material and steel material corresponding to a predetermined strength by changing the shape of bits and a filling pressure without changing the size of a micropile being different from that of the conventional method.
    従来の工法と異なり、マイクロパイルの大きさを変えることなく、ビットの形状及び注入圧力を変え、所定の強度に応じた鋼材と注入材の複合支持杭を埋め込む工法を得ること。 - 特許庁
  • Data D of 6N bit unit are subjected to BPSK modulation up to an Nth bit, subjected to QPSK modulation up to a 2N-th bit, subjected to 16QAM modulation up to a 4N-th bit, and subjected to 64QAM modulation over 6N bits as a whole.
    ６Ｎビット単位のデータＤは、Ｎビット目までがＢＰＳＫ変調され、２Ｎビット目までがＱＰＳＫ変調され、４Ｎビット目までが１６ＱＡＭ変調され、６Ｎビット全体が６４ＱＡＭ変調される。 - 特許庁
  • Eight bits are assigned to a field for node ID, a sender ID is set to the field of the node ID in the case of transmission by a short path and a destination ID is set to the field of the node ID in the case of transmission by a long path.
    ノードＩＤのフィールドに８ビットを割り当て、ショートパスで送信するときはノードＩＤのフィールドに送信元ＩＤを格納し、ロングパスで送信するときはノード１０のフィールドに宛ノードＩＤを格納する。 - 特許庁
  • The bit support 21b is embedded in the bulwark 19 for fixing bits 23, 26 as mooring members for a ship, and a cover 28 having no hole in the bit support 21b and covers 22, 25 having holes are replaceably mounted to the bit support 21b.
    ブルワーク１９に、船舶の係留用部材であるビット２３・２６を固定するビット受け２１ｂを凹設し、該ビット受け２１ｂに孔がないカバー２８と孔が形成されているカバー２２・２５とを交換可能に装着する。 - 特許庁
  • To provide an image coding system that shifts up bits denoting a converted signal with a prescribed frequency band to encode each tile resulting from dividing an image into a plurality of tiles where a target area and non- target areas are intermingled with each other.
    画像を複数の領域（タイル）に分割し、注目領域と非注目領域とが混在するタイルに対して、変換された所定周波数帯域の信号を示すビットをシフトアップして符号化する。 - 特許庁
  • In the unidirectional communication system comprising the transmitting device, repeater, and receiving device, the repeater reports how many data errors are included in transmitted data, to the receiving device in the form of the number of bits.
    送信装置、中継装置、及び受信装置で構成される一方向通信の通信システムにおいて、中継装置は、伝送データ中にデータ誤りがどの程度あったかをビット数によって受信装置へ伝達する。 - 特許庁
  • To provide a node expressing information for controlling route switching at the occurrence of a network fault and switching for restoration of the fault by four bits at most and inexpensively realizing a high-speed protection function.
    ネットワーク障害発生時の経路切替えや障害回復時の切戻しを制御するための情報をたかだか４ビットで表現可能とし、高速なプロテクション機能を低コストで実現可能なノードを提供する。 - 特許庁
  • In this data processor, memory cells from and to which bit data having (a) bits are read and written are selected in a cell selecting circuit according to address data, but, a number of pieces changeover circuit changes over and sets the number of pieces of memory cells according to a selection signal.
    ａビットのビットデータがデータ読書されるメモリセルがアドレスデータに対応してセル選択回路で選択されるが、この選択されるメモリセルの個数を個数切換回路がセレクト信号に対応して切換設定する。 - 特許庁
  • By this reason, the NAND flash memory 108 and the processor 110 are configured to avoid that the ECC (bit error) error of maximum n bits detectable by devices and generated during data read.
    これにより、ＮＡＮＤ型フラッシュメモリ１０８およびプロセッサ１１０は、データ読み出しの際に生じるデバイスが検出可能である最大ｎビットのＥＣＣ（ビット化けエラー）エラーを回避するように構成されている。 - 特許庁
  • A transmitting device 1 is provided with a data modulaor 11 in which each of visible light, RGB, is allocated with 1 bit information, and a transmission data are modulated into the modulation data of 3 bits.
    可視光通信システムにおいて、送信装置１には、ＲＧＢの各可視光のそれぞれに１ビットの情報を割り当て、送信用データを３ビットの変調データに変調するデータ変調部１１が設けられている。 - 特許庁
  • In a first pipe line stage, words to be retrieved with prescribed bits are extracted from input data in a predetermined clock cycle, and the words to be retrieved are encoded by the second distance index, and outputted to the associative memory core 13.
    第１パイプラインステージにおいて、入力データから所定ビットの被検索ワードを所定のクロックサイクルで抽出し、この被検索ワードを第２の距離指標で符号化して連想メモリコア１３へ出力する。 - 特許庁
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