「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 92 93 94 95 96 97 98 99 100 .... 123 124 次へ＞- When the error rate is set to 1.0E-09 and an accumulated value of 1 PM count of the B2 bytes exceeds 20 bits consecutively twice within the hunting period T1, the transmission apparatus detects that a first burst error takes place.
エラーレートを１．０Ｅ−０９に設定したときには、ハンチング周期Ｔ１内でＢ２バイトの１ＰＭカウントの累計値が２連続して２０ビットを超えたとき、バーストエラーの１回目の発生として検出する。 - 特許庁 - An image receiving device receives the image data transmitted as the cells for each horizontal scanning line, and rearranges the cells, and restores the subject copy data by adding redundant bits to the pixel data for each divided area.
画像受信装置は、水平走査線毎にセルとして送出される画像データを受信して、そのセルを並べ替え、分割された領域毎に画素のデータに冗長ビットを付加して原画データを復元する。 - 特許庁 - To provide a pixel driving method of an active display apparatus capable of reducing the layout area required as a whole and power consumption by reducing the number of bits converted by a DAC.
ＤＡＣによって変換されるビット数を減少させることで、全体的に要求されるレイアウト面積及び消耗電力を減少させることができる能動ディスプレイ装置のピクセル駆動方法の提供。 - 特許庁 - A memory circuit 20 includes a storage area of the (m×n) bits, receives m number of pieces of decode data D_DEC1-m, and writes 1 in the bit of the storage area which corresponds to the bit where each 1 of the decode data is stored in.
メモリ回路２０は、（ｍ×ｎ）ビットの記憶領域を含み、ｍ個のデコードデータＤ_ＤＥＣ１〜ｍを受け、各デコードデータの１が格納されているビットに対応する記憶領域のビットに１を書き込む。 - 特許庁 - The data processed by the (n+m)-bit adder 122 is stored in the (n+m)-bit frame memory 126 and provided to a bit length conversion unit 129 to be subjected to rounding and the like when truncating m-bits.
ｎ＋ｍビット加算器１２２の処理を経たデータは、ｎ＋ｍビットフレームメモリ１２６に記憶されるとともに、ビット長変換部１２９に供給され、ｍビットの切り捨てを行う際に四捨五入などがなされる。 - 特許庁 - To provide a pipeline type A/D converter which increases an input range and the number of bits of a digital output signal without making large a thermal noise or an open loop gain that an operational amplifier is requested to have.
熱雑音および演算増幅器に要求されるオープンループゲインを大きくさせることなく、入力レンジおよびディジタル出力信号のビット数を大きくすることのできるパイプライン型Ａ／Ｄコンバータを提供する。 - 特許庁 - To provide an electronic timepiece which can easily correct a hand-position counter value, after a second hand is abnormally stopped, without the need of counting the stop period of the second hand or requiring a counter with a large number of bits.
秒針が異常停止した場合に、秒針の停止期間を計数したり、大きなビット数のカウンタを要したりすることなく、その後に、容易に針位置カウンタの値を修正することのできる電子時計を提供する。 - 特許庁 - To provide a semiconductor memory device in which high speed write-in can be performed without increasing storage capacity of a region in which less bits than a multi-level region are stored, while a life time of a product can be extended.
多値領域よりも少ないビットを記憶する領域の記憶容量を増大することなく、高速な書き込みが可能であるとともに、製品の寿命を延ばすことが可能な半導体記憶装置を提供する。 - 特許庁 - A device which generates and transmits the original encoded signal receives the NAK signal and selects a portion of redundant information, e.g., additional error correction bits, to be transmitted based on the value of the NAK signal.
元の符号化信号を生成および送信するデバイスはＮＡＫ信号を受信し、ＮＡＫ信号の値に基づいて、冗長な情報の一部分、たとえば追加の誤り訂正ビットを選択して送信する。 - 特許庁 - The scramble key buffer 61 sets an n-p bit pseudo random number supplied from a random number output device in higher-order n-p bits and combines the n-p bit with a lower-order fixed value to generate an n-bit scramble key.
スクランブル鍵バッファ６１は、乱数出力器から供給されたｎ−pビットの疑似乱数をレジスタの上位のｎ−ｐビットに設定し、下位の固定値と合わせてｎビットのスクランブル鍵を生成する。 - 特許庁 - If the bit length of the burst error exceeds the predetermined bit length, a second control means extends at least a part of the voice data for one bit to two bits to allocate the data to the two slots.
バースト誤りのビット長が規定のビット長を越える場合、第２制御手段により、２つのスロットに対して音声データの少なくとも一部をビットごとに２ビットに拡張して割り付けて通信を行う。 - 特許庁 - The rule for conversion defines that the symbol pattern value should be determined from a bit sequence which includes lower-ranked bits and in which the number of blocks used for the display of the special symbols is the bit length, among bit sequences indicating lottery values.
上記変換規則は抽選値を示すビット列のうち、より下位のビットを含み特別図柄の表示に使用されるブロック数をビット長とするビット列から図柄パターン値を決定する旨を定める。 - 特許庁 - The bits that would otherwise be allocated to the deleted parameters can then be reallocated to the quantization of the remaining parameters, which results in an improvement of the perceptual quality of the synthesized acoustic signal.
他方では削除されたパラメータに割り当てられるであろうビットはその後残存のパラメータの量子化に再割当てされることができ、それは合成された音響信号の知覚的な品質の改善という結果になる。 - 特許庁 - The method includes the steps of: generating a paging channel message which is combined with a Walsh sequence having a length equal to or greater than 2m; and transmitting the paging channel message at a data rate less than 480 bits/sec (bps).
２ｍ以上の長さを持つウォルシュ系列と組み合わせられるページング・チャネル・メッセージを生成するステップと、４８０ビット／秒未満（ｂｐｓ）のデータ・レートでページング・チャネル・メッセージを送信するステップと、を含む。 - 特許庁 - The column address decoder 12 commences reading out two candidate data for the first bit by inputting the two candidate data to the sense amplifiers SA_M0 and SA_M1, respectively before all bits of the column address signal are established.
カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 - 特許庁 - The transceiver is connected between a communication channel and the digital system and modifies a transmission format and/or a transmission protocol into a sequence of bits recognized by one or more digital systems in the corresponding node.
トランシーバは、通信回線とデジタル・システムとの間に結合されており、伝送フォーマットおよび／または伝送プロトコルを対応するノード内の１つまたは複数のデジタル・システムにより認識されるビットのシーケンスに修正する。 - 特許庁 - At this time, the step width of the signal potential in a low signal range, corresponding to a low luminance range, is set to the step width of one gradation in 10-bit luminance gradation which is narrower than 8-bits luminance gradation.
このとき、低輝度範囲に対応する低信号範囲における信号電位のステップ幅は、８ビット輝度階調時に比べて狭い１０ビット輝度階調時における１階調分のステップ幅に設定される。 - 特許庁 - A received waveform data memory 22 stores one frame of received waveform data acquired by sampling a signal including a time code with a predetermined sampling period, where each sample is a value represented by a plurality of bits.
受信波形データメモリ２２は、タイムコードを含む信号を、所定のサンプリング周期でサンプリングして取得した、各サンプルが複数ビットにより表される値であり、かつ、１フレーム分の受信波形データを格納する。 - 特許庁 - To solve the matter of a conventional reconfigurable circuit that since an ALU of multiple bits is occupied even when an enable signal of 1-bit is generated, many ALUs are needed resulting in enlargement of circuit scale.
従来のリコンフィギュラブル回路においては、たとえ１ビットのイネーブル信号を生成する際にも多ビットのＡＬＵを占有してしまうため、多くのＡＬＵを必要とし、結果として回路規模が大きくなってしまう。 - 特許庁 - As a result, the number of address bits for selecting the first redundant selection line becomes smaller than that for selecting the second redundant selection line, and the number of ROMs for storing a corresponding defective address also decreases.
その結果、第１の冗長選択線を選択するアドレスビットの数は、第２の冗長選択線を選択するアドレスビットの数よりも少なくなり、対応する不良アドレスを記憶するＲＯＭの数も少なくなる。 - 特許庁 - To attain reduction of the number of pins, reduction of an operating current, and the miniaturization by arranging so that gain setting of a plurality of amplifier circuits and operational amplifier circuits to be used for the photodetection are allowed with instruction inputs of the small number of bits.
光検出に用いられる複数の増幅回路及び演算増幅回路のゲイン設定を少ないビット数の指令入力で可能にしピン数の削減、動作電流の低減及び小型化を可能にする。 - 特許庁 - That is, the coefficient values of the preliminarily decided elements of a DCT coefficient matrix 42 representing a picture block (8×8 pixels) 41 to be embedded out of a whole picture 43 are displaced by bits to be embedded.
すなわち、全体画像４３のうち埋め込みの当該画像ブロック（８×８ピクセル）４１を表わすＤＣＴ係数行列４２のうち予め決定した当該要素の係数値を埋め込むべきビットで置換する。 - 特許庁 - To provide an apparatus for controlling a compression coding rate of a moving picture that can attain allocation of the number of bits sufficiently reflecting the properties of an image frame and select a desired 'motion precedence/image quality precedence' mode.
画像フレームの性質を十分に反映したビット数割当てが可能になり、かつ希望する「動き優先／画質優先」モードを選択できる動画像圧縮符号化レート制御装置を提供することにある。 - 特許庁 - For example, in signal point arrangement of eight-PSK, the ratio of a communication speed of a data bit string to an encoded sound information bit string is 2: 1, and two bits in a high order are assigned to data and one bit in a low order is assigned to a sound signal sequence, respectively.
例えば、8PSKの信号点配置において、データビット列と符号化音声情報ビット列の通信速度の比を2：1とし、上位２ビットをデータに、下位１ビットを音声の信号系列に夫々に割り当てる。 - 特許庁 - The gray code counter has four DFFs 11, 12, 13, 14 for holding respective bits Q3, Q2, Q1, Q0 of a gray code, a reference bit creation circuit 30 for creating a reference bit Qb, and a decode circuit for decoding Qb, Q0, Q1.
グレイコードカウンタは、グレイコードの各ビットＱ３，Ｑ２，Ｑ１，Ｑ０を保持する４つのＤＦＦ１１，１２，１３，１４、参照ビットＱｂを作成するための参照ビット作成回路３０、（Ｑｂ，Ｑ０，Ｑ１）をデコードするデコード回路を備えている。 - 特許庁 - To provide a technology through which higher compression efficiency of attribute data represented by a plurality of bits can be expected while utilizing an ordinary reversible encoding technology.
本発明によれば、画像データの各画素毎の属性データの場合、隣り合う画素の属性データが同じになるよりも、ビット位置同士が同じになる確率が高いので、属性データの符号化効率を高くすることが可能になる。 - 特許庁 - To provide circuits, methods, and systems for determining which oversampled data are to be part of different groups of oversampled data (unit intervals) used in determining the values of bits of a received signal.
本発明は、どのオーバーサンプルデータを、受信信号のビット値を決定する際に使用されるオーバーサンプルデータの異なるグループ（ユニットインターバル）の一部にすべきかを決定するための回路、方法、及びシステムを提供する。 - 特許庁 - This image data is data having a plurality of bits for driving a light source and including at least first bit data for turning on the light source or second bit data for turning off the light source.
この画像データは、光源を駆動するための複数のビットを有するデータであって、光源を点灯するための第１のビットデータと光源を消灯するための第２のビットデータのうち少なくとも一方を含んでいる。 - 特許庁 - An interleaver is configured to collect (m) row-wise codewords from the plurality of encoders, and a mapper is configured to receive (m) bits at a time column-wise from the interleaver and to determine an M-ary signal constellation point.
インターリーバが、複数の符号化器からｍ個の行方向符号語を収集するように構成され、マッパが、インターリーバから列方向に一度にｍビットを受信し、Ｍ元信号コンステレーション点を求めるように構成される。 - 特許庁 - Respective object (obj) are given priority levels, and when an object with high activity is generated, a rate control means 117 performs control so that objects obj of high priority are not lowered in image quality or improved by moving bits among the respective objects obj.
各オブジェクト(obj) に対して優先度をつけ、高アクティビティなobj が発生したとき各obj の間でビットを移動させ、優先度の高いobj は画質を低下させずまたは向上させるべくレート制御部117 で制御する。 - 特許庁 - The 1st memory chips 10a-10d have memory cells being a storing means to store data but do not have redundant memory cells being a redundant storing means to relieve error bits in the memory cells.
第１のメモリチップ１０ａ〜第１のメモリチップ１０ｄは、データを記憶するための記憶手段であるメモリセルを有するが、メモリセルのエラービットを救済するための冗長記憶手段である冗長メモリセルを有していない。 - 特許庁 - By supplying data signals corresponding to high-order bits of the digital display data to the other sub-pixel 10, a level in a selection period of one pixel can be fixed and a simple driving circuit is obtained.
なお、他方の副画素１０に対し、デジタル表示データの上位ビットに対応するデータ信号を供給することで、１画素の選択期間中におけるレベルを固定でき、簡素な駆動回路で実現できる。 - 特許庁 - When requested access is for data read to the memory array 100, the semiconductor storage device 10 sets the maximum count value in the carry-up part 111 of the address counter 110 to 256 bits.
一方、半導体記憶装置１０は、要求されるアクセスが、メモリアレイ１００に対するデータの読み出しである場合には、アドレスカウンタ１１０のキャリーアップ部１１１における最大カウント値を２５６ビットに設定する。 - 特許庁 - Then the second computer for receiving a plurality of lines of the line data discriminates that when two consecutive line data comprise the mirror configuration wherein the bits of the two lines are inverted to each other, the first line data are top data of the block data.
そして、複数列の列データを受信した第２コンピュータにて、連続する２つの列データがビット反転したミラー構成からなる場合に、その最初の列データをブロックデータの先頭データと判別する。 - 特許庁 - The accuracy of gamma characteristic improvement is enhanced by performing the gradation correction not on the RGB data but on the CMYK data and expanding the number of bits of the gradation data from 8 to 10 through the gradation correction.
ＲＧＢデータでなくＣＭＹＫデータに対して階調補正を行うこと、及び、階調補正で階調データのビット数を８ビットから１０ビットに拡張することにより、ガンマ特性改善の精度が向上する。 - 特許庁 - The data transfer controller is provided with an interface circuit 110 to which data having data unit of K bits are inputted through an interface bus and a link controller 100 which generates a packet to be transmitted through a serial bus.
データ転送制御装置は、１つのデータ単位がＫビットとなるデータがインターフェースバスを介して入力されるインターフェース回路１１０と、シリアルバスを介して送信するパケットの生成を行うリンクコントローラ１００を含む。 - 特許庁 - The correction coefficient prediction circuit 6 predicts correction coefficient predicted value in a bit among the bits of white data in the main scanning direction, on the basis of at least a preceding adjacent bit to the bit in the main scanning direction.
補正係数予測回路６は、白データの主走査方向ビット中のあるビットの補正係数予測値を、前記あるビットよりも主走査方向において前の隣接ビットを少なくとも基にして予測する。 - 特許庁 - In a Viterbi decoding process in PR (1. 1) waveform equalization, same signals ('00' or '11') are always recorded for 2 bits or more continuously in a margin area between data areas.
ＰＲ（１．１）波形等化におけるビタビ復号処理の場合、データ領域とデータ領域間に設けられたマージン領域の間に必ず同じ信号（“００”または”１１”）が２ビット以上連続して記録されるようにする。 - 特許庁 - The superconductivity wiring section 101a of a magnetic flux transmission machine 101 is shared with superconductivity wiring sections 103a, 104a of a side (a fourth side) which is not provided with the Josephson junction of magnetic flux quantum bits 103, 104.
磁束転送器１０１の超伝導配線部１０１ａを、磁束量子ビット１０３，１０４のジョセフソン接合を備えていない辺（第４の辺）の超伝導配線部１０３ａ，１０４ａと共有する。 - 特許庁 - To easily constitute a quantum bit, to surely execute basic logical operations, to make the formation of multiple bits possible, and to secure time sufficient for executing quantum algorithm.
量子ビットの構成を容易に行うことができ、基本的な論理演算も確実に実行することができ、また多ビット化が可能であり、さらに量子アルゴリズムを実行するのに十分な時間を確保することができるようにする。 - 特許庁 - To achieve bit alignment in the case that digital processing is performed on quantized data of a plurality of bits outputted from an A/D converter, without using a high-grade timing control technique or a reset circuit of a demultiplexer element.
ＡＤ変換器から出力された複数ビットの量子化データをデジタル処理する場合におけるビットアラインメントを、高度なタイミング制御技術や、デマルチプレクサ素子のリセット回路を用いることなく実現する。 - 特許庁 - To provide an arithmetic processing unit and an arithmetic processing method which allows for scaling with optimum quantization error without causing data saturation, when a frequency domain signal after FFT is represented by a predetermined number of bits.
ＦＦＴ後の周波数ドメイン信号を所定のビット数で表す際に、データの飽和を起こさず最適な量子化誤差となるようにスケーリングすることができる演算処理装置および演算処理方法を提供する。 - 特許庁 - To detect the suction air volume with high resolution by distinguishing a following current/a backflow while restraining the number of bits of data in detecting the suction air volume by an air flowmeter with the backflow detecting function.
逆流検知機能付のエアフロメータによる吸入空気量の検出において、データのビット数を抑制しつつ、高い分解能で吸入空気量を順流・逆流を区別して検出できるようにする。 - 特許庁 - To provide an excavation bit for soil improvement capable of responding to a small-size excavation hole diameter, enlarging the dimension of an agitation bit by ovelappedly providing multiple agitation bits, and efficiently mixing the excavated soil with filler.
小型の掘削坑径にも対応可能で、攪拌翼を複数ラップして設けることで攪拌翼の大きさを大きくすることができ、掘削土と充填剤を効率よく混合可能な地盤改良用掘削ビットを提供する。 - 特許庁 - Bits expressing the message are imbedded to the stroke part by changing the color or luminance of pixels in a first area of the selected stroke part from the color or luminance of pixels in a second area.
上記メッセージを表すビットは、選択された字画の第１領域におけるピクセルのカラー又は輝度値を該字画の第２領域におけるピクセルの斯様な値に対して変化させることにより該字画区間に埋め込まれる。 - 特許庁 - Since transistors constituting the circuit 3 performs only digital operations without performing analog operations of source followers or the like in this manner and the variation of gradation voltages is small, the multilevel control of ≥6 bits can be attained.
このように、回路部３を構成するトランジスタはソースフォロワ等のアナログ動作を行わずデジタル動作を行うのみであり、階調電圧のばらつきが小さいので、６ビット以上の多階調制御が可能である。 - 特許庁 - Individual storage elements in the multi-thread register/array can be disabled, access to a hardware register correlated with the thread to generate a failure or access to individual bits in the hardware register can be disabled.
マルチスレッド・レジスタ／アレイ内の個々の記憶要素を不能にすることができ、また、障害を起こしたスレッドに関連づけられたハードウェア・レジスタへのアクセス、又はハードウェア・レジスタ内の個々のビットへのアクセスを不能にすることができる。 - 特許庁 - The number M of bits to be multiplexed in a unit time of an encoding stream is inputted from the outside to a virtual buffer point control circuit 18 before N fields (or frames) of the timing of multiplexing other encoding streams.
他の符号化ストリームを多重化するタイミングのＮフィールド（もしくはフレーム）前に、その符号化ストリームの単位時間に多重化すべきビット数Ｍが、外部より仮想バッファポイント制御回路１８に入力される。 - 特許庁 - Then a bit stream generating section 17 shifts the transform coefficient of each band component by the number of bits corresponding to the priority according to priority data PD3 obtained from a priority table 24 to produce a multi-layer.
そしてビットストリーム生成部１７は、優先度テーブル２４から得た優先度データＰＤ３に従って、各帯域成分の変換係数を優先度に対応するビット数だけシフトさせてマルチレイヤーを生成する。 - 特許庁 - Information in 2 bits is expressed depending on which of the periods T1 to T4 the position index pulse resides in, and information in 1 bit is expressed depending on whether or not the level of the position index pulse is the medium level or the low level.
位置指標パルスが、期間Ｔ１〜Ｔ４のうちのいずれに配置されているかによって、２ビットの情報を表現し、位置指標パルスが、中レベルか低レベルかによって、１ビットの情報を表現する。 - 特許庁
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