「bits」を含む例文一覧(6183)

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  • The semiconductor device includes a central processing unit for output of an address and a cache memory for holding index bits and tag bits.
    本発明に係る半導体装置は、アドレスを出力する中央処理装置と、インデックスビットおよびタグビットを保持するキャッシュメモリとを有する。 - 特許庁
  • Afterwards, when the instantaneous reset occurs, the instantaneous reset bits are cleared.
    その後、瞬時リセットが発生した時に該瞬時リセットビットはクリアされる。 - 特許庁
  • If the bits of the same value continue with the higher n+1 bits, the data stored in an input register 11 is shifted by n bits to the MSB side, and a flag of 1 bit for indicating the fact of a shift has been formed.
    上位ｎ＋１ビットに同じ値のビットが連続している場合には、入力レジスタ１１に記憶されているデータをＭＳＢ側にｎビットシフトさせ、シフトさせたことを示す１ビットのフラグを生成する。 - 特許庁
  • The data bus is monitored for searching for the start bits of data transmission.
    データ送信の開始ビットを探索するためにデータバスが監視される。 - 特許庁
  • Information indicating each speed is mutually indicated by the same number of bits.
    ここで、各速度を示す情報について、互いに同一ビット数とする。 - 特許庁
  • For the servo address information after the conversion, one or two different bits are inserted between a bit 0 and a bit 0 or between a bit 1 and a bit 1, i.e., between equal bits, and no three or more equal bits continue.
    変換後のサーボアドレス情報は、ビット０とビット０あるいはビット１とビット１との間、すなわち同一のビットの間には、異なるビットが１または２個入っており、同一のビットが３以上連続していない。 - 特許庁
  • The D/A converter 40 applies D/A conversion to high-order byte (in 8 bits) and low-order byte (in 8 bits) to provide outputs of analog signals from terminals DA1, DA0.
    Ｄ／Ａコンバータ４０は、８ビットの上位バイトと下位バイトＤ／Ａ変換して端子ＤＡ１とＤＡ０からアナログ信号を出力する。 - 特許庁
  • Write operations of respective data bits which individually utilize only a fraction of the overall write window of the bits are interleaved so that maximum write currents of respective bits are offset in time from the maximum write current of the other bit.
    ビットの全書込みウィンドウの一区域のみを使用する各データビットの書込み動作が、インターリービングされるため、各ビットの最大書込み電流は、別のビットの最大書き込み電流から、時間的にずれている。 - 特許庁
  • In other words, a first (1) of the (1, 1) 1 is converted to unit bits (1, 0) 4 and a first (0) of the (0, 0) 2 is converted o unit bits (0, 1) 5.
    即ち、（１、１）１の最初の「１」を単位ビットの「１、０」４に変換し、（０、０）の最初の「０」を単位ビットの「０、１」５に変換する。 - 特許庁
  • A toggling detector 61 detects toggling of bits constituting a color signal RGB, and an adder 62 calculates the number of toggled bits.
    色信号ＲＧＢを構成するビットのトグリングをトグリング検出器６１で検出し、トグリングされたビット数を加算器６２により計算する。 - 特許庁
  • The multiple data bits can be stored at the multiple stack memory positions.
    複数のスタック・メモリ位置は複数のデータ・ビットを記憶することができる。 - 特許庁
  • The bank bits are converted according to the designated bits of the row address which correspond to the size of the allocated unit of the logical address, to generate a physical address.
    バンクビットは、ローアドレスのうち、論理アドレスの割り当て単位のサイズに対応する指定ビットに基づいて変換され、物理アドレスが生成される。 - 特許庁
  • (2): The number of division of the division display periods Tr_m+1 corresponding to (m+1) bits is not more than the number of division of the display periods Tr_m corresponding to the m bits.
    （ｍ＋１）ビットに対応する表示期間Ｔｒ_m+1の分割数は、ｍビットに対応する表示期間Ｔｒ_mの分割数以下である。 - 特許庁
  • The data verification method does not verify the remaining bits of the memory cell of which the part of the bits do not coincide with the external data.
    データ検証方法は、一部ビットと外部データとが互いに一致しないメモリセルに対して、残りのビットを検証する段階を行わない。 - 特許庁
  • Data bits are vertically stored at multiple memory positions along a stack (50).
    データ・ビットはスタック（５０）に沿う複数のメモリ位置に垂直に記憶する。 - 特許庁
  • To accurately transmit the data of a format for the unit of 10 bits to a device for processing respective samples in units of eight bits.
    各サンプルを、８ビットを単位として処理する装置に対して、１０ビットを単位とするフォーマットのデータで、正確に伝送できるようにする。 - 特許庁
  • In this display device, voltages corresponding to (k) bits in (i) bits of display data are applied to signal electrodes in one selected pattern period in one selection period.
    １選択期間の中の１選択パターン期間に表示データｉビット中のｋビットに対応する電圧を信号電極に印加する。 - 特許庁
  • The converters transform the parallel data bits to a burst of eight serial data bits and apply the burst to each of four data bus terminals 160.
    上記コンバータは上記パラレルデータビットを８つのシリアルデータビットのバーストに変換し、上記バーストを４つのデータバス端子１６０それぞれに付与する。 - 特許庁
  • An encoder 113a generates 10 bits video signals Sa, Sb of an A system and a B system on the basis of 12 bits input video signal Sin.
    エンコーダ１１３ａは、１２ビットの入力映像信号Ｓinに基づいて、Ａ系、Ｂ系の１０ビットの映像信号Ｓａ，Ｓｂを生成する。 - 特許庁
  • , is superuser),POSIX.1-2001 permits implementation to indicate success for an X_OK check even if none of the execute file permission bits are set.
    のチェックとして成功を返す実装が認められている。 - JM
  • The low order three bits (mask 0x7) get the current flag state, and the low order bits of the next nibble (mask 0x70) get the default flag state. (Since 1.1.54.)
    (0x7)でマスクして得られる下位 3 ビットが現在のフラグの状態を示し、(0x70)でマスクして得られる次の 3 ビットがデフォルトのフラグの状態を示す。 - JM
  • Then the appropriate number of bits, according to the type of data item to be returned, is copied from the high-order bits of Xi and transformed into the returned value.
    そして、返すべきデータの型に依存した適切なビット数が Xi の上位ビットからコピーされる。 最後に、この値を返り値に変換する。 - JM
  • mask contains bits that describe the event that occurred (see below).
    maskには発生したイベント (下記参照) を記述するためのビットが含まれる。 - JM
  • Other mode bits of the created directory depend on the operating system.
    作成されたディレクトリのその他のモードビットはオペレーティングシステムに依存する。 - JM
  • Set floating-point emulation control bits to arg2.
    浮動小数点エミュレーション (floating-point emulation) 制御ビットをarg2 で指定された値に設定する。 - JM
  • These bits have the same format, and the same meaning, as the mode argument of open (2).
    これらのビットはopen (2) のmode引き数と同じ形式で同じ意味を持つ。 - JM
  • logically ORed with a block count in the low 28 bits.
    とブロックカウントの論理和(OR) をとった値を下位の 28ビットに含まねばならない。 - JM
  • the options can be set to the values defined in the corresponding bits.
    オプションを対応するビットに対して定義されている値に設定できる。 - JM
  • If duration is not zero, it sends zero-valued bits for some implementation-defined length of time.
    duration が 0 でない場合は、0 のビットを実装依存の時間間隔で送る。 - JM
  • When '1' is written in all N bits, at the time of next 'on' of the ignition key, cells of N bits in the main counter region CM are erased en bloc.
    Ｎビットのすべてに「１」が書き込まれると、次のイグニッションキーオン時には、メインカウンタ領域ＣＭ内のＮビットのセルが一括消去される。 - 特許庁
  • The jitter analysis results only about the selected bits is also displayed.
    また、選択されたビットのみについてのジッタ分析結果を表示する。 - 特許庁
  • A bit selection part 4 selects bits from the N-bit digital base band signal 102 while limiting an effective bit range to a specific range (M bits, N>M).
    ビット選択部４は、Ｎビットのディジタルベースバンド信号１０２から有効ビット範囲を所定の範囲（Ｍビット、Ｎ＞Ｍ）に限定して選択する。 - 特許庁
  • Operations like this are executed until entire bits of the A are outputted and, as a result, when the A has (m) bits, operations are stopped with (m) clocks.
    このような処理動作は、被除数Ａの全ビットが出力されるまで実行され、被除数Ａがmビットであればmクロックで動作を止める。 - 特許庁
  • Test image data T having color resolution of total 24 bits, i.e., 8 bits for each color of RGB, and representing a test image including a specified pattern is prepared.
    ＲＧＢ各色８ビット、合計２４ビットの色分解能を有し、所定パターンを含むテスト画像を表すテスト画像データＴを用意する。 - 特許庁
  • This data processor is provided with a means FF of selecting whether reading an instruction of a CPU by 16 bits (a first number of words) or 32 bits (a second number of words).
    ＣＰＵの命令リードを１６ビット（第１の語数）で行うか、３２ビット（第２の語数）で行うかを選択する手段（ＦＦ）を設ける。 - 特許庁
  • In the counter 30 of binary n bits, the count operation of the low order j bits as 0 is stopped according to the initial value LD, and a count operation of high n-j bits is performed in accordance with the operation clock signal CLK.
    ２進ｎビットのカウント部３０では、初期値ＬＤに応じて０である下位ｊビットのカウント動作が停止され、上位ｎ−ｊビットのカウント動作が動作クロック信号ＣＬＫに従って行われる。 - 特許庁
  • Thus, a wide memory space is accessed by the operand address of 16 bits.
    これにより、１６ビットのオペランドアドレスで広いメモリ空間をアクセスする。 - 特許庁
  • This allows to transmit multiple bits of logical value with a single line.
    このため、１本の信号線で複数ビットの論理値を伝送できる。 - 特許庁
  • An effective address cache reads out a value corresponding to a second subset of the higher-order bits of a memory address corresponding to a first subset of a plurality of the higher-order bits and the lower-order bits of a plurality of memory addresses accessed over recent periods.
    有効アドレス・キャッシュが、複数の最近アクセスされたメモリ・アドレスの複数の上位ビット、及び前記下位ビットの第１サブセットに対応したメモリ・アドレスの上位ビットの第２サブセットに対応する値を読み出す。 - 特許庁
  • When the number of bits of the indexes B1 and B2 is both 0, no multiplication takes place.
    べき指数Ｂ1，Ｂ2のビットが共に０であれば、乗算はしない。 - 特許庁
  • The dummy bits of random number values are inserted into predetermined bits for a signal to be outputted to the outside of a chip, the dummy bits are separated and removed at first, and signal processing is carried out at the chip side which inputs this signal.
    チップ外部へ出力する信号に対して所定のビットに乱数値のダミービットを挿入し、この信号を入力するチップ側では最初にダミービットを分離除去してから信号処理を行なう。 - 特許庁
  • In the current sources 11_D0-11_D5, current values of the current sources 11_D0-11_D3 corresponding to the lower four bits are weighted according to the corresponding bits relative to a current value I of the current sources 11_D4, 11_D5 corresponding to the higher two bits.
    電流源１１_D0〜１１_D5は、上位２ビットに対応する電流源１１_D4，１１_D5の電流値Ｉに対して、下位４ビットに対応する電流源１１_D0〜１１_D3の電流値が、対応するビットに応じて重み付けされる。 - 特許庁
  • The device is provided with digital-to analog converters 29R1 and 29R2 for converting the image data of the upper a bits and the lower B bits respectively to analog data.
    そして、上位Ａビットおよび下位Ｂビットの画像データをそれぞれアナログデータに変換するＤ／Ａコンバータ２９Ｒ_1 ・２９Ｒ_2 を設ける。 - 特許庁
  • Further, reading of a digital video signal of the low rank bits from the memory is eliminated.
    また、メモリからの下位ビットのデジタルビデオ信号の読み出しを無くす。 - 特許庁
  • This data processor is provided with a means (FF) for determining whether the instruction of a CPU should be read with 16 bits (first number of words) or 32 bits (second number of words).
    ＣＰＵの命令リードを１６ビット（第１の語数）で行うか、３２ビット（第２の語数）で行うかを選択する手段（ＦＦ）を設ける。 - 特許庁
  • The mapping section 300-2 modulates the parity bits to carry out symbol mapping.
    マッピング部３００−２は、パリティビットを変調してシンボルマッピングを行う。 - 特許庁
  • The ADC can switch the number of bits of a digital signal after the conversion by switching the number of comparing operations which perform an analog signal to a digital signal in the conversion case between n bits and n/m bits.
    ＡＤＣは、アナログ信号をデジタル信号に変換する際に実行する比較動作の回数を切り替えることで、変換後のデジタル信号のビット数を、ｎビットと、ｎ／ｍビットとの間で切り替えることができる。 - 特許庁
  • Compressed gradation data, in which lower-order bits of gradation data are cut off, are stored in an LUT 4 so as to be made accessible with upper-order bits to be inputted.
    階調データの下位ビットを切り捨てた圧縮階調データをＬＵＴ４に入力される上位ビットでアクセス可能に記憶する。 - 特許庁
  • The receiver demodulates received data and outputs the coded bits and afterwards, when the coded bits are retransmitted for the same data, the coded bits are rearranged to an original constitution and decoded.
    受信機は受信データを復調して符号化ビットを出力した後、前記符号化ビットが同一のデータに対して再伝送されたものであれば、前記符号化ビットをもとの構成で再配列して復号化を行う。 - 特許庁
  • The ECC layer memory chip changes over the through-electrode positions of the ECC bits and the data bits so as not to conflict by converting the mat addresses.
    ＥＣＣ層メモリチップはマットアドレスの読み替えを行って、ＥＣＣビットとデータビットの貫通電極位置を競合しない位置に切換える。 - 特許庁
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