「bits」を含む例文一覧(6183)

＜前へ 1 2 .... 15 16 17 18 19 20 21 22 23 .... 123 124 次へ＞
  • In a parity generation circuit 63, parity bits are generated on the basis of the information bits input at mp bit units, and output at (q) bit units.
    パリティ生成回路６３においては、mpビット単位で入力された情報ビットに基づいてパリティビットが生成され、qビット単位で出力される。 - 特許庁
  • The encoded data 14 have bit widths s and m-consecutive active bits (m is an integer that is equal to or larger than 2 and smaller than or equal to s-2) and non-active bits.
    エンコードデータ１４は、ｓビット幅であり、ｍ個（ただし、ｍは２以上、かつｓ−２以下の整数とする）の連続するアクティブビットと、非アクティブビットと、を有する。 - 特許庁
  • The black-and-white image data are transmitted using bits 7-0 of an image data bus and the above color image data are transmitted using bits 23-16 of the image data bus.
    このとき、白黒画像データは、画像データバスのビット７〜０にて送信され、上記カラー画像データは、画像データバスのビット２３〜１６にて送信される。 - 特許庁
  • The PC20-1 generates the IP address from the higher order bits of the IP address received from an edge rooter 40 and the lower bits generated, on the basis of the MAC address.
    ＰＣ２０−１は、エッジルータ４０から受信したＩＰアドレスの上位ビットと、ＭＡＣアドレスを基に生成した下位ビットとからＩＰアドレスを生成する。 - 特許庁
  • An embedding processing part 16 embeds watermark information in prescribed bits of additional bits ADBIT extracted by the variable length code decoding part 10.
    埋め込み処理部１６は、可変長復号化部１０によって抽出された付加ビットＡＤＢＩＴの所定のビットに透かし情報を埋め込む。 - 特許庁
  • FEM signals including margin bits read from a CD 10 are stored in a buffer 46 after compressing the margin bits for one bit in an EFM copy circuit 44.
    ＣＤ１０から読み取ったマージンビットを含むＥＦＭ信号をＥＦＭコピー回路４４でマージンビットを１ビット圧縮した後、バッファ４６に記憶する。 - 特許庁
  • An effective number of bits judgement part 2 inputs the SB coded divisor, judges the number of bits, and outputs the result to an arithmetic table part 3 and an arithmetic processing part 4.
    有効ビット数判定部２は、ＳＢ化除数を入力して、そのビット数を判定して、演算テーブル部３および演算処理部４へ出力する。 - 特許庁
  • In a die for a memory array, flash bits and EEPROM bits can be stored in at least one nitride read only memory (NROM) array.
    メモリアレイのためのダイは、少なくとも１つの窒化物読取り専用メモリ（ＮＲＯＭ）アレイに、フラッシュビットおよびＥＥＰＲＯＭビットを記憶することができる。 - 特許庁
  • A selection section 200 selects either of two sequences of the parity bits outputted from the turbo encoding section 100 and outputs the selected bits to a mapping section 300-2.
    選択部２００は、ターボ符号化部１００から出力された２系列のパリティビットのうちいずれか一方を選択し、マッピング部３００−２へ出力する。 - 特許庁
  • A CRC coding part 12 and an ECC coding part 14 code the respective information words of m bits constituting the watermark information and generate the code words of n bits.
    ＣＲＣ符号化部１２およびＥＣＣ符号化部１４は、透かし情報を構成するｍビットの各情報語を符号化し、ｎビットの符号語を生成する。 - 特許庁
  • A portion of the array of the neighboring window may be captured and a subset of extracted bits corresponding to the captured array is decoded to identify error bits.
    隣接するウィンドウの配列の一部が捕捉され、捕捉された配列に対応する抽出ビットのサブセットがデコードされてエラービットが識別される。 - 特許庁
  • The amount of data per one pixel can be reduced compared with a case where the number of bits per one pixel of the large, medium and small dot is 2 bits.
    これにより、大、中、小ドットの１画素あたりのビット数が一律に２ビットのデータである場合に比べ、１画素当りのデータ量を削減できる。 - 特許庁
  • A subtracting part 206 outputs sign bits in signals obtained by the subtraction using both absolute values of F signals and Q' signals as bits of 3N+2.
    減算部２０６は、Ｉ’信号の絶対値とＱ’信号の絶対値とを用いた減算により得られた信号の符号ビットを、ビット３Ｎ＋２として出力する。 - 特許庁
  • A two-dimensional code generating device generates a two-dimensional code so as to set up a large range of filler bits excluding information bits from an information block.
    二次元コード生成装置は、情報ブロックから情報ビットを除いた埋め草ビットの範囲を多く設定するようにして二次元コードを生成する。 - 特許庁
  • When there is a request for retransmission from a receiver a transmitter rearranges coded bits and maps the rearranged bits to modulation symbols.
    受信機から再伝送要求があるとき、送信機は符号化ビットを再配列して前記再配列された符号化ビットを変調シンボルにマッピングする。 - 特許庁
  • Data 0 are bi-phase modulated and indicated by the data of channel bits 00 or 11 and data 1 are bi-phase modulated and indicated by channel bits 10 or 01.
    データ０をバイフェーズ変調して、チャンネルビット００または１１のデータで表し、データ１をバイフェーズ変調して、チャンネルビット１０または０１で表す。 - 特許庁
  • An output of a circuit 23 that reduces the number of transition between bits adjacent with each other can be inverted by 4 bits based on the output of the circuit 22.
    隣り合うビット間の遷移の数を低減する回路２３の出力は、回路２２の出力をもとに４ｂｉｔ分反転させることができる。 - 特許庁
  • A scheduler assigns transmission bits of the packet during a single transmission period or a plurality of transmission periods based on the number of bits of the packet and the QoS of the user.
    スケジューラは、パケットのビット数、ユーザのＱｏＳに基づいて単一の送信期間、あるいは複数の送信期間にパケットの送信ビットを割り当てる。 - 特許庁
  • A synchronous area for a writing timing is formed between a plurality of continuous bits and a plurality of other continuous bits among the plurality of data writing areas.
    これら複数のデータ書込み領域のうち連続した複数ビットと他の連続した複数ビットの間に、書込みタイミング用の同期領域を備えた。 - 特許庁
  • The FIFO memory 14 for output is output by the encoding data of 8 bits, when it is encoded and is output by the wavelet transformation coefficient of 16 bits, when it is decoded.
    出力用ＦＩＦＯメモリ１４は、符号化時には８ビットの符号データを出力し、復号時には１６ビットのウェーブレット変換係数を出力する。 - 特許庁
  • In transmitting information bits from a transmitter 1 to a receiver 3, first, the modulator 11 of the transmitter 1 inputs the information bits to generate modulation symbols.
    送信機１から受信機３へ情報ビットを送信する際には、まず、送信機１の変調器１１が情報ビットを入力し、変調シンボルを生成する。 - 特許庁
  • The pattern specifying command consists of two bytes; the upper four bits in the first byte are used as discriminators, and three stopped patterns are specified for the remaining three sets of four bits.
    図柄指定コマンドを２バイトで構成し、１バイト目の上位４ビットを識別子として用い、残り３組の４ビットに３つの停止図柄を指定する。 - 特許庁
  • In order to transfer 12-bit gradation data, connection is performed by LVDS for 6 bits and the remaining bits are transferred during interlacing or in a blanking period.
    １２ビット階調データを転送するのに、６ビット用ＬＶＤＳで接続を行ない、インタレース中あるいはブランキング期間に、残りビットを転送する。 - 特許庁
  • When the number of quantization bits is large, the high-quality output voice data is obtained; and when the number of quantization bits is small, the load of the interpolation processing is reduced.
    量子化ビット数が大きいときは、高品質の出力音声データが得られ、量子化ビット数が小さいときは、補間処理の負荷が低減される。 - 特許庁
  • The user and group ownership of the object are taken from the corresponding effective IDs of the calling process, and the object's permission bits are set according to the low-order 9 bits of mode ,
    オブジェクトのユーザとグループの所有権は、呼び出し元プロセスの対応する実効 ID が使われ、オブジェクトの許可ビットはmodeの下位 9 ビットに基づいて設定される。 - JM
  • In the meantime, an end mark 35 is turned to 1Ah(11010B) for which the D4 bit is set and the 4 bits of the other D3-D0 bits are inverted from the start mark 31.
    一方、エンドマーク３５は、Ｄ４ビットをセットし、他のＤ３〜Ｄ０ビットの４ビットがスタートマーク３１と反転した１Ａｈ（１１０１０Ｂ）とされている。 - 特許庁
  • The bits inversion circuit 14 is provided in the BIST circuit 1, and a part of bits in write-in data is inverted based on a failure insertion indicating signal.
    ＢＩＳＴ回路１にビット反転回路１４を設けて、故障挿入指示信号に基づいて、書き込みデータの一部のビットを反転させる。 - 特許庁
  • A switch 14 selects the lower-order (n) bits of the output of the arithmetic circuit 10 in a noise reduction mode and selects the high-order (n) bits in a still image output mode.
    スイッチ１４は、ノイズ低減モードでは、演算回路１０の出力の下位ｎビットを選択し、静止画出力モードでは、上位ｎビットを選択する。 - 特許庁
  • In the method, a minimum step size and a maximum step size are calculated further corresponding to the number of already generated bits and the predetermined target number of bits.
    この方法は、既に発生されたビット数および予め定められた目標ビット数に応じ、最小ステップサイズおよび最大ステップサイズを更に計算する。 - 特許庁
  • In a method for testing the real page number bits in a cache directory 304, a specification 306 of a cache is retrieved in order to test the real page number bits of the cache directory associated with the cache to be tested.
    テスト対象のキャッシュに関連付けられたキャッシュ・ディレクトリの実ページ番号ビットをテストするために、当該キャッシュの仕様が検索される。 - 特許庁
  • When the capacity of the RAM 1 is, for example, 256 words × 32 bits, the RAM 2 has a capacity of 512 words ×32 bits as shown in fig. 3.
    例えば図３に示すようにＲＡＭ１の容量が２５６ワード×３２ビットであれば、ＲＡＭ２は５１２ワード×３２ビットの容量のＲＡＭとなる。 - 特許庁
  • Thus, the video decoder is required to store the decoded residuals values of a high frequency picture that is divided into two elements comprising higher-order bits and lower-order bits (114), to separate memories.
    そのため、高域ピクチャの復元残差成分を、上位ビット、下位ビットの二つの要素に分割し（１１４）別々のフレームメモリに格納する。 - 特許庁
  • To control a fan motor at a resolution of higher than predetermined bits when controlling the fan motor by pulse width modulation of the predetermined bits.
    所定ビットのパルス幅変調によってファンモータを制御する場合において、該所定ビットを超えた分解能によってファンモータを制御する、ことを目的とする。 - 特許庁
  • In the bit-under-charge amount calculation part 11, the amount of bits under charge is calculated from the MCS of the present station and the MCS of the other relay station and the bits under charge are output.
    担当ビット量計算部１１では、自局のMCSと他の中継局のMCSから、担当ビット量を計算し、担当するビットを出力する。 - 特許庁
  • To provide a digital data receiver that decodes bits as many as possible even on the occurrence of an error in bits configuring a character or the like so as to transmit much more information.
    文字等を構成するビットにエラーが発生した場合でも、可能な限りビットを復元して、より多くの情報を伝達できるようにする。 - 特許庁
  • A test pattern generating device 6 generates a basic pattern rawD1 which repeats alternately a signal '0' in which value of all bits are 0 and a signal '1' in which values of all bits are 1.
    テストパターン生成装置６は、全ビットが値０の「０」信号と値１の「１」信号とを交互に繰り返す基本パターンｒａｗＤＩを生成する。 - 特許庁
  • When the simultaneity is secured, 0-th to second bits storing the timing code in integrated data are cancelled by subtraction, all the bits turns into '0' and a carrier flag is not flagged.
    計測データが得られると、そのときのタイミングコードが計測データの上位３ビットに格納され、タイミングコードと計測データとが一体に関係付けられる。 - 特許庁
  • One block of round data is divided into a plurality of data by every 16 bits, divided into data each having 8 bits, and written in each cell of the data table 11.
    ラウンドデータの１ブロックが１６ビットごとに複数のデータに区切られ、データテーブル１１の各セルに８ビットずつのデータに分けられて書き込まれる。 - 特許庁
  • In a spin injection type magnetic memory cell (MC), a source line (SL) is arranged in parallel with a word line (WL), and data write/read is performed on a bits-by-bits basis.
    スピン注入型磁気メモリセル（ＭＣ）に対しソース線（ＳＬ）をワード線（ＷＬ）と平行に配設し、複数ビット単位でデータの書込／読出を実行する。 - 特許庁
  • The decoder 101 is provided with 0 bit to (2m-1) bits b_0 to b2_m-1, additional bits b_2m, signal generation parts g_0 to g_m and partial product generating parts G_0 to G_m.
    デコーダ１０１は、第０ビット乃至第（２ｍ−１）ビットｂ_0〜ｂ_2m-1、付加ビットｂ_2m、信号生成部ｇ_0〜ｇ_m及び部分積生成部Ｇ_0〜Ｇ_mを有する。 - 特許庁
  • Such a processing operation is executed, until all the bits of the dividend (A) are output; and if the dividend (A) is m bits, operation is halted at m clock.
    このような処理動作は、被除数Ａの全ビットが出力されるまで実行され、被除数Ａがｍビットであればｍクロックで動作を止める。 - 特許庁
  • Picture data (source data) acquired by a CCD 1 a 12-bit data are divided into high-order bit data in high-order 8 bits and low-order bit data in low-order 4 bits.
    ＣＣＤ１にて１２ビットで取得された画像データ（元データ）を上位８ビットの上位側ビットデータと下位４ビットの下位側ビットデータとに分離する。 - 特許庁
  • This cubic partial product adder T101 is divided into a high order part T101a for high order 12 bits and a low order part T101b for low order 33 bits.
    第３次部分積加算器Ｔ１０１は、上位１２ビット分の上位部Ｔ１０１ａと、下位３３ビット分の下位部Ｔ１０１ｂとに分割されている。 - 特許庁
  • The application data generating part generates the application data of fewer kinds than the predetermined kinds, and more bits than the predetermined bits on the basis of the basic application data.
    印加データ生成部は、基印加データに基づいて、所定種類よりも少ない種類であって所定ビット数よりも多いビット数の印加データを生成する。 - 特許庁
  • The lifted parity check matrix H may be used to encode a packet of up to L k_B information bits to obtain a codeword of L n_B code bits.
    そのリフトされたパリティチェック行列Ｈは、Ｌ・ｎ_Ｂ個のコードビットを得るために、Ｌ・ｋ_Ｂ個までの情報ビットのパケットを符号化するために用いられても良い。 - 特許庁
  • Next, the least significant bit in (n) bits of the ADPCM data is set in accordance with the odd number/even number of the number of "1's" in the (n) bits of the ADPCM data by a transmission conversion table.
    次に、送信変換テーブルによりＡＤＰＣＭデータのｎビット中の“１”の数の奇数／偶数に応じて、該ｎビット中の最下位ビットを設定する。 - 特許庁
  • First to eighth protective bits 30-1 to 30-8 are arranged so as to be positioned in a root part between the first to eighth cutter bits 24-1 to 24-8.
    第１〜第８カッタビット２４−１〜２４−８間の根元部に位置するようにして第１〜第８保護ビット３０−１〜３０−８が設けられている。 - 特許庁
  • The multiplier 71b is composed of a modulo type which discards bits exceeding "1" and shifts the bits of an input value by a second feedback coefficient Sc.
    乗算器７１ｂは、「１」を超えるビットを切り捨てるモジュロ型で構成されているとともに、第２帰還係数Ｓｃだけ入力値をビットシフトする。 - 特許庁
  • The plurality of occlusion fullerenes 20, that is, queue bits can be easily array-controlled, then, those queue bits can be regularly arrayed.
    複数の内包フラーレン２０、すなわちキュービットを容易に配列制御することが可能になるため、それらのキュービットを規則的に配列させることができる。 - 特許庁
  • The number of bits is limited in a bit stream of a pixel of an object to be processed and the pixel is coded using the limited number of bits.
    処理対象の１つのピクセルのビット列の中でそのビット数が制限され、この限定されたビット数を用いてピクセルの符号化が行われる。 - 特許庁
＜前へ 1 2 .... 15 16 17 18 19 20 21 22 23 .... 123 124 次へ＞

例文データの著作権について