「bits」を含む例文一覧(6183)
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これらのブロックを、逐次比較型ＡＤ変換装置に追加することにより、前ｉ回の変換結果の一致上位ｍビットを自動的に判別し、前ｉ回の変換結果の上位ｍビットを利用することで変換サイクルを短縮する。 - 特許庁 - The upper 16 bits S102a and lower 16 bits S102b of the operation result S102 obtained from the computing element 102 are written in respective working memories 100, 101 at the same cycle as the cycle of the operation.
演算器１０２で得た演算結果Ｓ１０２の上位１６ビットであるＳ１０２ａと下位１６ビットであるＳ１０２ｂとをそれぞれ、その演算を行ったサイクルと同一のサイクルでそれぞれワーキングメモリ１００とワーキングメモリ１０１とに書き込む。 - 特許庁 - When an image is input, an address of the LUT memory 14 to be referred to is found with the high-order U bits of RGB data that the input image has, and a parameter for interpolating colors after color conversion is specified with the low-order L bits.
そして、画像を入力すると、入力した画像が有するＲＧＢデータの上位Ｕビットによって、ＬＵＴメモリ１４を参照するアドレスを求め、下位Ｌビットによって、色変換後の色を補間するためのパラメータを特定する。 - 特許庁 - In a flash memory 1, erasure for setting all bits in a block B to one of two values is enabled for the unit of the block B and write for setting the values of the respective bits in the block B to the other value of two values is enabled for the unit of a bit.
フラッシュメモリ１は、ブロックＢ内の全ビットを２値の一方の値に設定する消去がブロックＢ単位でのみ可能であるとともにブロックＢ内の各ビットの値を２値の他方の値に設定する書込がビット単位で可能である。 - 特許庁 - The video signal Sb is obtained by adding to a lowest bit of the high order 10 bits of the video signal Sin 1 when lower 2 bits of the video signal Sin are "10" or more and 0 when they are lower than "10", and state information is superimposed on the video signal Sb.
映像信号Ｓｂは、映像信号Ｓinの上位１０ビットの最下位ビットに、映像信号Ｓinの下位２ビットが「１０」以上のとき１を加算し、「１０」より小さいとき０を加算したものであり、状態情報が重畳されている。 - 特許庁 - In a digging cutter 4 with a cutter body 7 that is rotated and driven around its axis and digging bits 21 and 22 that project from the cutter body 7 for digging, a spiral guide 25 for unloading digging rubbish is provided at the rear of the digging bits 21 and 22.
その軸まわりに回転駆動されるカッタ本体７と、カッタ本体７から突出して掘削を行う掘削ビット２１，２２とを備える掘削カッタ４において、掘削ビット２１，２２の背後に掘削屑を排出する螺旋ガイド２５を備えた。 - 特許庁 - When the selected screen table is a minor bit table 71, the read drive pulse width data in 4-bits are fed to a bit extension section 72, where the data are extended to drive pose width in 8 bits and they are fed to a pulse width modulation section 33.
選択したスクリーンテーブルが少数ビットテーブル７１である場合、読み出された４ビットの駆動パルス幅データは、ビット拡張部７２に供給され、８ビットの駆動パルス幅データに拡張されてからパルス幅変調部３３に供給される。 - 特許庁 - The block data comprising a plurality of lines of line data including at least the first line data in a plurality of bits and second line data of a mirror configuration resulting from inverting the bits of the first line data are used for data communicated between first and second computers.
第１コンピュータと第２コンピュータとの第のデータ通信を行うデータを、少なくとも複数ビットの第１列データと該第１列データをビット反転したミラー構成からなる第２列データとを含む複数列の列データからなるブロックデータとする。 - 特許庁 - For updating the firmware, the BD player extracts low order 24 bits of an MAC address of a network card (S21), acquires a character string converted into hexadecimal digits from the low order 24 bits (S22), acquires a model name of the own device (S23), and combines the acquired values (S21).
ＢＤプレーヤは、ファームウェアを更新する際に、ネットワークカードのＭＡＣアドレスの下位２４ビットを抽出し（Ｓ２１）、１６進数表示に変換後の文字列を取得し（Ｓ２２）、自装置のモデル名を取得し（Ｓ２３）、これらを結合する（Ｓ２４）。 - 特許庁 - The transmission station distributes an encoded signal to the respective subcarriers according to bits for each symbol and each subcarrier performs modulation by a modulation system whose number of bits per symbol is less than the maximum according to propagation path quality and performs transmission.
送信局は符号化した信号を各サブキャリアに上記シンボルあたりのビットに応じて各サブキャリアに分配し、各サブキャリアでは伝搬路品質に応じてシンボルあたりのビット数が上記最大値以下の変調方式で変調して送信する。 - 特許庁 - A dither processing section 8 converts received m-bit image data Is by a screen processing section 7 into m-bit screen image data SC, and thereafter a bit division section 9 divides the image data into image data in lower-order n bits and image data in higher-order (m-n) bits.
スクリーン処理部７において、入力されたｍビットの画像データISは、ディザ処理部８によりｍビットのスクリーン画像データSCに変換された後、ビット分割部９において下位ｎビット、上位（ｍ−ｎ）ビットの画像データに分割される。 - 特許庁 - The respective column A/D conversion elements A, B divide a pixel signal read from a pixel array 1 into two blocks, namely the high-order block of high-order two bits and the low-order block of low-order two bits, and successively convert the respective blocks from analog to digital in one horizontal scanning period unit.
カラムＡＤ変換要素Ａ，Ｂは、それぞれ、画素アレイ１から読み出した画素信号を上位２ビットの上位ブロックと下位２ビットの下位ブロックとの２つのブロックに分け、各ブロックを１水平走査期間単位で順次にＡＤ変換する。 - 特許庁 - For the lower 8 bits, the separating part 205 separates the bits as a second audio data STL-L, a transmission path B modulating part 207 generates a transmitting signal STb of the second mode and the communication I/F 208 transmits this signal through the transmission path 400B.
下位８ビットに関しては、分離部２０５は第２の音声データＳＴＬ-Lとして分離し、伝送路Ｂ変調部２０７で第２の形態の伝送信号ＳＴｂを生成し、通信Ｉ／Ｆ２０８により伝送路４００Ｂを通じて送信する。 - 特許庁 - The control unit 30 divides the plurality of bits and correlates each of the bits with each of the control signals to be formed with a plurality of symbols, and reduces the number of the symbols of the control signal while maintaining the correlation when the length of the data signal reduces.
制御部３０は、複数のシンボルにて形成されるべき制御信号のそれぞれに対し、複数ビットを分割しながら対応づけており、データ信号の長さが減少すると、対応を維持しながら制御信号のシンボル数も減少させる。 - 特許庁 - Then the signal converter 3 recognizes the signaling bits from the signal with the TTC2 format received from a PBX2, refers to the table and transmits a signal with the T1 format to which the signaling bits A, B, C, D are set to a line network 4.
そして信号変換装置３は、ＰＢＸ２から入力されるＴＴＣ２Ｍフォーマットの信号からシグナリングビットを認識してテーブルを参照してＡＢＣＤビットを設定したＴ１フォーマットの信号を回線網４に送信する。 - 特許庁 - A cutter 4 consists of sliding bits 4d mounted on the rotary disc at its fixed position removably therefrom and slidably around a soil discharge port 4b in the radial direction, and center bits 4i mounted on the rotary disc removably therefrom while stepping over the soil discharge port 4b.
カッター４は、排土口４ｂを中心に放射方向へスライド可能且つ定位置で回転盤に脱着可能に取り付けたスライドビット４ｄと、排土口４ｂを跨ぐように回転盤に脱着可能に取り付けたセンタービット４ｉとで構成する。 - 特許庁 - The expressible range of colors is extended by outputting colors of the input image by using many primary colors by increasing the number of primary colors for expressing the input image so as to decrease the number of bits of the primary colors and the colors are output without increasing the number of bits.
入力画像を表現する原色を増加させて、その原色のビット数を低減させることにより、多くの原色で入力画像の色を出力して色の表現可能範囲を広げ、さらにビット数を増加させずに出力する。 - 特許庁 - A traffic frequency determination means 160 refers to this bit string and outputs 0 to an OR operation part 180 in the case that a ratio of bits being "1" to all bits in a prescribed sampling period reaches ≥70%.
往来頻度判定手段１６０は、この様なビット列を参照して、所定のサンプリング期間内の全ビットに対して、値が１であるビットの比率が７０％以上に達した場合に、上記の論理和演算部１８０に対して０を出力する。 - 特許庁 - An SIR comparison circuit 122 calculates the likelihood of all the TPC bits received by a demodulation section 107 through a DPCH, and a TPC bit reliability discrimination section 123 outputs only the TPC bits with high likelihood to a CQI interpolation section 112.
ＳＩＲ比較回路１２２は、ＤＰＣＨに対する復調部１０７で受信した全てのＴＰＣビットの尤度を計算し、ＴＰＣビット信頼度判定部１２３は、尤度が高いＴＰＣビットのみをＣＱＩ補間部１１２に出力する。 - 特許庁 - A left shift by n bits is defined as multiplication with pow(2,n); for plain integers there is no overflow check so in that case the operation drops bits and flips the sign if the result is not less than pow(2,31) in absolute value.
n ビットの左シフトは、pow(2,n) による乗算として定義されています; 整数の場合、桁あふれ (overflow) のチェックはされないので、演算によって末端のビットは捨てられます。 また、結果の絶対値がpow(2, 31) よりも小さくない場合には、符号の反転が起こります。 - Python - If contig is True and if all masks are ORed together, a single contiguous set of bits set to 1 will be formed for GrayScale or PseudoColor and three contiguous sets of bits set to 1 (one within each pixel subfield) for DirectColor.
contig がTrue であり、全てのマスクの論理和が取られている場合には、1 に設定されている連続しているビットの集まり1つがGrayScaleやPseudoColorに対して作られ、1 に設定されている3組の連続したビットの集まり(各pixel サブフィールド内に1つ)がDirectColorに対して作られる。 - XFree86 - Excess and deficiency of data H of upper "N-M" bits counted by the low speed clock CK2 to a count value by the high speed clock CK1 regarding a count operation valid period TEN are corrected by data L of lower M bits counted by the high speed clock CK1.
カウント動作有効期間ＴENに関する高速クロックＣＫ１でのカウント値に対する、低速クロックＣＫ２でカウントされた上位“Ｎ−Ｍ”ビットのデータＨの過不足分を、高速クロックＣＫ１でカウントされた下位ＭビットのデータＬで修正する。 - 特許庁 - A receiving side 130 recognizes whether reception data is 0 or 1, further decides how many bits of 0 or 1 of the reception data are successive from the duty ratio of the synchronizing clock, and stores the data as many as the successive bits to a data receiving shift register 133.
受信側１３０は受信データが０か１かを認識し、更に同期クロックのデューティ比に応じて、受信データ０又は１が何ビット連続している構造かを判断し、そのビット数分だけデータをデータ受信シフトレジスタ１３３に格納する。 - 特許庁 - External data of (n) bits inputted from the outside is expanded by simultaneous write-in circuit 12, it is made to (m) bits (m>n) and supplied to a semiconductor memory 2, a coincidence discriminated result of data is outputted in read-out from the semiconductor memory 2.
外部から入力されたｎビットの外部データを同時書込回路１２で拡張してｍ（＞ｎ）ビットとして半導体メモリ２に供給し、半導体メモリ２からの読出しにおいてはデータの一致判定結果を出力するようにしたものである。 - 特許庁 - Specifically, the processes are realized as a sub-routine of executing the checking of each bit of a plurality of input ports and a sub-routine of executing the date output for each bit or a plurality of bits in the lump (e.g. 8 bits) of a plurality of output ports.
具体的は、複数ある入力ポートの各ポートの各ビットのチェック処理を行うサブルーチンと、複数ある出力ポートの各ビットまたはまとまった複数ビット（例えば８ビット）に対するデータ出力を行うサブルーチンとして実現される。 - 特許庁 - Data separation processing is not applied to R input image data among input image data adopting the RGB color system but is applied to the GB input image data, so as to make the high-order bits different from the low-order bits of the data GB.
ＲＧＢの表色系よりなる入力画像データに対して、Ｒの入力画像データについては分離処理を施さず、ＧＢの入力画像データについては上位ビットと下位ビットとが異なるように分離するデータ分離処理を施す。 - 特許庁 - Suppressing a DC component under limitation of k=7 or 8 is performed by using a encoding table in which an input data word in a unit of 4 bits can be converted to an input data word in a unit of 6 bits with (1, k) RLL rule without the redundant bit.
冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を、４ビット単位の入力データ語を６ビット単位の入力データ語に変換可能な符号化テーブルを用いて行う。 - 特許庁 - A shield machine 1 is arranged with a plurality of cutter bits 30 at a cutting face side and is fixed with distortion gauges 41 at the cutter bits 30 which are disposed in different distances from a center axis which is a center of rotation of a cutter head 2.
シールド掘進機１の切羽側には複数のカッタビット３０が設けられており、カッタヘッド２の回転中心となる中心軸から異なる距離をおいて配置された複数のカッタビット３０に歪ゲージ４１が取り付けられている。 - 特許庁 - To provide a technique capable of surely representing difference values calculated at a plurality of stages with the numbers of quantization bits allocated thereto while suppressing a decrease in resolution of bits when encoding is carried out by calculating the difference values at the respective stages.
複数段階で差分値を算出して符号化を行う場合に、ビットの分解能の低下を抑えつつ、各段階で算出される差分値をそれに割り当てられた量子化ビット数で確実に表現できるようにする技術を提供する。 - 特許庁 - Thus, it is possible to obtain only some bits which hardly cause an error, by the partial bit demodulation unit 550 and obtaining the other bits by the likelihood detection unit 518, thereby effectively improving the error ratio characteristic with a comparatively small circuit size.
これにより、誤りにくい一部のビットのみを部分ビット復調部５５０で求め、他のビットを尤度検波部５１８で求めることができるようになるので、比較的小さな回路規模で誤り率特性を効果的に向上できるようになる。 - 特許庁 - The same pin type as that of pins number 2 to 6 of the memory card MC 21 is allocated to pins number 2 to 6 of the memory card MC 22, data bits 3 are allocated to the first pin (corresponding to as RSV(reserve) pin as the first pin of the memory card MC 21), data bits 1, 2 are allocated to pins number 8, 9 respectively.
ＭＣ２２の２〜６番ピンにはＭＣ２１の２〜６番ピンと同一のピンタイプが、１番ピン（ＭＣ２１の１番ピンであるＲＳＶ（リザーブ）ピンに対応）にはデータビット３が、８，９番ピンにはデータビット１，２が、それぞれ割り当てられる。 - 特許庁 - The number of significant bits determining part 72 determines the number of significant bits to be obtained in accordance with a relation between the phase of a transition edge of serial data in obtaining certain bit data and the phase of a transition edge of the serial data in obtaining the preceding bit data.
有効ビット数決定部７２は、あるビットデータを取り込む際のシリアルデータの遷移エッジの位相と、その前のビットデータを取り込む際のシリアルデータの遷移エッジの位相との関係に応じて、取り込むべき有効ビット数を決定する。 - 特許庁 - In a multicarrier transmission type ADSL subscriber side transmission device 2 which performs data transmission by determining the numbers of multiple bits of respective carriers of a multicarrier signal according to the state of a communication line, a bit map correcting circuit 7 corrects the numbers of multiple bits of the respective carriers determined by a bit map generating circuit 6 by referring to the number of multiple bits of adjacent carriers.
マルチキャリアの各々における多重ビット数を通信回線の状態に応じ決定してデータ伝送をなすマルチキャリア伝送方式のＡＤＳＬ加入者側伝送装置２において、ビットマップ生成回路６で決定された各々のキャリアにおける多重ビット数を、ビットマップ補正回路７において、隣接キャリアの多重ビット数を参照して補正する。 - 特許庁 - A multiplication array 3 in m * n bit configuration performs fixed point multiplication by inputting all the bits of first m bit fixed point data (D1) and the lower n bits of second m bit fixed point data (D2), and calculates two intermediate products N1 and N2 for acquiring the multiplication result of m+n-1 bits, and outputs those intermediate products N1 and N2.
ｍ＊ｎビット構成の乗算アレイ３は、固定小数点乗算時に、第１のｍビット固定小数点データ（Ｄ１）の全ビットおよび第２のｍビット固定小数点データ（Ｄ２）の下位ｎビットを入力として乗算を行い、ｍ＋ｎ−１ビットの乗算結果を得るための２個の中間積Ｎ１およびＮ２を算出し、当該中間積Ｎ１およびＮ２を出力する。 - 特許庁 - In an error correction detecting circuit to/from which information data of an EEPROM is inputted/outputted, the device is provided with a byte length expanding circuit 15 converting information data of (m) pieces being that one byte is (b) bits to information data being that one byte is mb bits, and a byte error correcting circuit 16 correcting byte error of mb bits constitution from an output of the byte length expanding circuit 15.
ＥＥＰＲＯＭの情報データを連続的に入出力する誤り訂正検出回路において、１バイトがｂビットであるｍ個の情報データを１バイトがｍｂビットである１個の情報データに変換するバイト長拡大回路１５と、このバイト長拡大回路１５の出力からｍｂビット構成のバイト誤りを訂正するバイト誤り訂正回路１６とを備えた。 - 特許庁 - The result operand may have: a first range of bits having a first end explicitly specified by the instruction, in which each bit is identical in value to a bit of the source operand in a corresponding position; and a second range of bits that all have a same value regardless of values of bits of the source operand in corresponding positions (102).
結果オペランドは、第１範囲のビットと第２範囲のビットとを含んでよく、ここで第１範囲のビットの第１の端部は、命令により明示的に指定され、第１範囲の各ビットの値は、前記ソースオペランドの対応する位置にあるビットの値と等しく、第２範囲のビットは全て、前記ソースオペランドの対応する位置にあるビットの値に関わらず、同じ値を持ってよい（１０２）。 - 特許庁 - In an information recording medium that has a base 1 on which pre-bits 4 are formed with guide grooves 5 for recording and reproducing, the pre-bits 4 and guide grooves 5 are formed nearly in trapezoids with flat bottoms or tops and the pre-bits 4 are made deeper or higher than the guide grooves 5.
プリピット４と記録再生用光の案内溝５とが形成された基板１を備えた情報記録媒体において、前記プリピット４と案内溝５の断面形状が、共に平坦な底面又は頂面を有する略台形に形成され、かつ前記プリピット４の深さ又は高さが、前記案内溝５の深さ又は高さよりも大きく形成されていることを特徴とする。 - 特許庁 - A column twist interleaver, as a rearrangement process for rearranging code bits of the LDPC code to ensure that plural code bits corresponding to a 1 in any one row of a check matrix of the LDPC code will not be included in one symbol, executes a column twist interleave to change starting positions every column at which writing of code bits in the column direction of each unit storage area of the memory 31 begins.
カラムツイストインターリーバは、LDPC符号の検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、LDPC符号の符号ビットを並び替える並び替え処理として、メモリ３１の単位記憶領域のカラム方向に、符号ビットが書き込まれるときの書き始めの位置を、カラムごとに変更するカラムツイストインターリーブを行う。 - 特許庁 - Then a discrimination circuit 8 receives the error correction data generated by the error correction data generating circuit to generate a signal that identifies those cases that the number of bits at a specific logic level configuring the error correction data is zero, or the number of bits of the specific logic level is a prescribed number that is one or over, or a number of bits of the specific logic level is more than the prescribed number.
そして、判定回路８は、誤り訂正データ生成回路が生成した誤り訂正データを入力とし、誤り訂正データを構成する特定論理レベルのビットの数が零である場合と、特定論理レベルのビットの数が１以上の所定数である場合と、特定論理レベルのビットの数が所定数より大きい場合とを識別する信号を生成する。 - 特許庁 - A register 105 is provided for once storing only those bits of data read out from a RAM 107 which are permitted according to a read permit signal 106 per bit, bits to be written are set in the register 105, the permit signal 106 is set to other bits, the read from the RAM 107 is executed and then the content of the register 105 is written in the RAM 107.
ＲＡＭ１０７から読み出されたデータをビットごとの読み出し許可信号１０６に従って許可されたビットだけを一旦記憶するレジスタ１０５を備え、書き込みたいビットをレジスタ１０５に設定して、それ以外のビットに許可信号１０６を設定してＲＡＭ１０７からの読み出しを実行し、その後にレジスタ１０５の内容をＲＡＭ１０７に書き込む。 - 特許庁 - The DC control bits included in the recording data have a DC control bit value which is correctly set based upon a DSV measurement result and it becomes difficult to discriminate between the DC control bits corresponding to the additional data and other DC control bits and the additional data of high difficulty in analysis can be stored, so that cipher key information etc., can be embedded in an analysis-difficult form.
記録データに含まれるＤＣ制御ビットはＤＳＶ測定結果に基づいて正しく設定されるＤＣ制御ビット値を有し、付加データに対応するＤＣ制御ビットとその他のＤＣ制御ビットを区別することは困難となり、解析困難性の高い付加データの格納が可能であり、例えば、暗号鍵情報などを解析困難な態様で埋め込むことが可能となる。 - 特許庁 - In the channel quality information (CQI) coding method, a first basis sequence for generating sub-codes of 32 bits is created, and a second basis sequence for generating codewords of 20 bits is created using the first basis sequence, with the second basis sequence maximizing the system performance so that five information bits are coded into CQI code using the second basis sequence.
チャネル品質情報（ＣＱＩ）コーディング方法では、３２ビットのサブコードを発生するための第１基底数列が設けられ、２０ビットのコードワードを発生するための第２基底数列が前記第１基底数列を利用して設けられ、前記第２基底数列は、５個の情報ビットが前記第２基底数列を使用するＣＱＩコードにコーディングされるようにシステム性能を最大化する。 - 特許庁 - Succeedingly, SAD values are calculated by using the images comprising a reduced number of bits for processing objects and a minimum SAD value is extracted among them.
続いて、減ビット画像を処理対象としてＳＡＤ値を算出し、それらの中で最小値となるものを抽出する。 - 特許庁 - A central processor 130 processes data digitized by the A/D converter 140 with resolution based on the number of bits.
中央処理装置１３０は、アナログ・デジタル変換器１４０で数値化されたデータをビット数に基づく分解能により処理をする。 - 特許庁 - To provide an apparatus and method for transmitting/receiving TFCI bits in a code division multiple access mobile communication system.
符号分割多重接続移動通信システムにおいてＴＦＣＩビットを送受信するための装置及び方法を提供する。 - 特許庁 - To the image data read out of the first memory 531, 5 all-"0" bits are added and the resulting data are output as image data dn2.
第１メモリ５３１から読み出された画像データは、オール“０”の５ビットが付加されて画像データｄn2として出力される。 - 特許庁 - To conceal personal information in medical image data expressing personal information using part of a plurality of bits for one pixel.
１画素分の複数ビットのうちの一部を使用して個人情報を表した医用画像データから個人情報を隠蔽する。 - 特許庁 - In the case of changing the numbers of bits of input/output data, it is possible to easily perform circuit changes by adding a register or the like.
また、入出力のデータのビット数を変更する場合には、レジスタを追加する等で容易に回路変更ができる。 - 特許庁 - In the hash function operation device, a generated message block is written in the upper 32 bits of the data storage area.
前記ハッシュ関数演算装置においては、当該生成されたメッセージブロックをデータ記憶領域の上位３２ビットに書込む。 - 特許庁 - To provide a signal processing method capable of exactly modulating bits by canceling the offset frequency of a detected signal.
検波した信号のオフセット周波数をキャンセルして正確にビットを復調することのできる信号処理方法を提供する。 - 特許庁
- 特許庁
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- 大規模オープンソース日英対訳コーパス
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- Python
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