「bits」を含む例文一覧(6183)

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  • Examining and patching is likely to lead to unexpected results when read-only or write-only bits are present.
    読み込み専用(read-only)あるいは書き込み専用(write-only)のビットへの検査あるいはパッチ当ては予期せぬ結果をもたらすことがある。 - JM
  • transmits a continuous stream of zero-valued bits for a specific duration, if the terminal is using asynchronous serial data transmission.
    は端末が非同期のシリアルデータ転送を用いている場合に、連続した0のビット列を一定間隔で転送する。 - JM
  • A shifter 21 forms frequency data FD by shifting frequency number FN for the number of bits instructed by an octave data BL.
    シフタ２１は周波数ナンバＦＮをオクターブデータＢＬが指示するビット数だけシフトして周波数データＦＤを形成する。 - 特許庁
  • A multiplication array 11 inputs the mantissa parts M0 and M1 of m [bits] and outputs the partial products A and B of 2m-1.
    乗算アレイ１１は、ｍ［ビット］の仮数部Ｍ０、Ｍ１を入力し、２ｍ−１の部分積Ａ、Ｂを出力する。 - 特許庁
  • This kofun was excavated in 1887, and more than four hundred funerary goods such as pieces of iron bits and iron harnesses, bronze mirrors, and magadama comma-shaped bead were discovered.
    1887年に発掘され、鉄轡や鉄製馬具の破片、銅鏡、勾玉など、400点余りの副葬品が発見された。 - Wikipedia日英京都関連文書対訳コーパス
  • To improve the resolving-power of an integral action without increasing the number of bits of D/A conversion in the digital control of a DC motor.
    ＤＣモータのデジタル制御において、Ｄ／Ａ変換のビット数を上げずに積分動作の分解能を向上する。 - 特許庁
  • A total bit check section 220 outputs total bit check data based on exclusive ORs of all the bits of the coded data I.
    全ビット検査部２２０は、符号化データＩの全ビットの排他的論理和に基づく全ビット検査データを出力する。 - 特許庁
  • A data sending means 6 sends data to be transmitted to a data transmission line 24 for prescribed bits every time synchronously with a clock.
    データ送出手段６は、クロックに同期させて、データ伝送線２４に送信すべきデータを所定ビットずつ送り出す。 - 特許庁
  • To reduce the number of bits of an analog-digital converter when precise current detection is required in discrete ranges.
    離散的範囲で高精度の電流検出が必要な場合に、アナログディジタル変換器のビット数を抑制することである。 - 特許庁
  • In the case of the absence of user data, pilot bits are outputted to a pilot conversion part 7 as false user data by a bit extraction part 6.
    ユーザデータ無しの場合、パイロットビットはビット抽出部６で擬似ユーザデータとしてパイロット変換部７へ出力される。 - 特許庁
  • An error correction part 3 is connected to the common lines, and detects and corrects error bits contained in supplied data.
    エラー訂正部3は、共通線と接続され、供給されたデータに含まれるエラービットの検出および訂正を行なう。 - 特許庁
  • Consequently, a multichannel audio signal is actualized which has bits greatly reduced for efficient transmission or storage.
    その結果、効率的な送信または格納のためにビットが大幅に低減された多チャンネル音声信号が実現される。 - 特許庁
  • The control bits are decoded during a pause time to path-control a common sub instruction to associated functional processing units.
    制御ビットは命令のパーズ時に復号化されて、共用サブ命令を関連の機能処理単位に経路制御する。 - 特許庁
  • The MAC units 51 and 52 receive one and above bits selecting the upper half or the lower half of the 64 it word.
    また、各MACユニット(51,52)は、64ビットワードの上位半分又は下位半分の何れかを選択させる1つ以上のビットを受取る。 - 特許庁
  • The parity bit generator generates a parity bit in accordance with data to be outputted, the data comprising a plurality of bits.
    該パリティービット生成装置は出力したいデータに依りパリティービットを生成し、該データは複数のビットを具えている。 - 特許庁
  • The device has a burst mode in which data of a plurality of bits is read out in serial in a fixed order synchronizing with both edges of a clock.
    複数ビットのデータをクロックの両エッジに同期して固定順序でシリアルに読み出すバーストモードを有する。 - 特許庁
  • To provide a modulation circuit capable of normally transmitting data even when the number of guard bits between two time slots is decreased.
    ２つのタイムスロット間のガードビットが少なくなっても、正常なデータ送信が可能な変調回路を提供する。 - 特許庁
  • All of the data stored in the memory part of the wireless tag are read out through the reader/writer, and bits of the read data are inverted.
    リーダ／ライタを介して、無線タグのメモリ部に記憶されている全データを読み出し、読み出したデータをビット反転する。 - 特許庁
  • That is, the painting-all-over-background synthesis-transfer module 255 can store the number of rolling w of seven bits at the maximum.
    つまり、塗り潰し・背景合成・転送モジュール２５５は、最大で７ビットの巻数ｗを記憶することができる。 - 特許庁
  • To provide a method which modifies a group of full adder circuits to compute a logic function of a set number of input bits.
    全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。 - 特許庁
  • A DBB-LSI 11 outputs a first signal indicating logic of respective bits included in communication data by means of potential.
    ＤＢＢ−ＬＳＩ１１は、通信データに含まれる各ビットの論理を電位によって表す第１信号を出力する。 - 特許庁
  • Shift registers are provided connecting D flip-flops 1 to 2, 3 to 6, and 7 to 14 in cascade respectively for gray code bits D0 to D2.
    グレイコードのビットＤ０〜Ｄ２毎に、Ｄフリップフロップ１〜２、３〜６、７〜１４を従属接続したシフトレジスタを設ける。 - 特許庁
  • To provide a digital/analog converter with high accuracy that is capable of multi-bits processing and configured with CMOS transistors(TRs).
    高精度かつ多ビットであって、しかも、ＣＭＯＳによって作成することができるＤ／Ａ変換器を提供する。 - 特許庁
  • A quantization part 201 quantizes multivalue picture data into a quinary and outputs the quinary into the code of four bits, which can be expressed.
    量子化部201は、多値の画像データを五値に量子化して、五値を表現可能な4ビットのコードとして出力する。 - 特許庁
  • Since the information of a plurality of bits can be recorded in one recording position, a high recording density can be realized in bit conversion.
    １つの記録位置に複数ビットの情報を記録できるので、ビット換算では、高い記録密度を実現できる。 - 特許庁
  • Therefore, since a CRC constituted of, for example, 24 bits is not added to the data, usage of the memory part can be reduced.
    従って、データには例えば２４ビットからなるＣＲＣが付加されていないので、メモリ部の使用量を抑制できる。 - 特許庁
  • The minimum pulse width is defined as the number of bits, is pre-determinable and can be suited to the specific situation.
    最小パルス幅は、ビット数として定義され、事前決定可能であり、特定の状況に適合させることができる。 - 特許庁
  • The reception clocks can be arbitrarily set in the clock generating circuit so that the data with the arbitrary number of bits can be received.
    クロック発生回路で受信クロックが任意に設定できる事により、任意のビット数のデータを受信する事ができる。 - 特許庁
  • The constant is expressed by a binary fixed- point number and a plurality of high order bits are consecutively zero.
    定数は２進数の固定小数点数で表されるとともに複数の上位ビットが連続して０になっている。 - 特許庁
  • The program of the DRAM (2)10 is accessed by using high order bits [15:8] of a DRAM data bus [15:0]21.
    ＤＲＡＭ（２）１０のプログラムにアクセスする場合はＤＲＡＭデータバス［１５：０］２１の上位ビット［１５：８］を使用してアクセスする。 - 特許庁
  • The level of an RF signal 7a is tentatively stored in an RF signal level storage section 20 at the time of the binary level determination of channel bits.
    チャネルビットの２値レベル判定時のＲＦ信号７ａのレベルをＲＦ信号レベル記憶部２０に一時記憶する。 - 特許庁
  • To provide an asynchronous data transfer system which can receive successive data without the need to add stuff bits at the transmission side.
    送信側でスタッフビットを付加する必要もなく、連続データを受信可能な非同期データ伝送システムを提供する。 - 特許庁
  • Set value of the register 12 is updated based on overflow output of the least significant 16 bits of the counter 11 in 21 bit pattern.
    ２１ビット構成のカウンタ１１の下位１６ビットオーバーフロー出力に基づいてレジスタ１２の設定値を更新する。 - 特許庁
  • The location of the captured array is determined within the non-repeating array by further processing the decoded bits.
    デコードされたビットをさらに処理することによって、非反復配列内での捕捉された配列の位置が判定される。 - 特許庁
  • By imprinting the magnetic domains into the neighboring data storage layer, the bits are copied from one data layer to another.
    隣接するデータ記憶層に磁区をインプリントすることによって、ビットは、あるデータ記憶層から別の層に複写される。 - 特許庁
  • To reduce the number of check bits necessary for correcting an error in a data block including plural sub-blocks.
    複数のサブブロックを含んでいるデータ・ブロック内のエラーを訂正するために必要なチェックビットの数を少なくすること。 - 特許庁
  • Each of the bits 13A, 13B has a guide face 15 continuous with the cutting face 14 and facing the axis Z side.
    また、各ビット１３Ａ，１３Ｂは、削面１４に続くとともに軸心Ｚ側に向く案内面１５を有している。 - 特許庁
  • An image is converted into frequency expression, and the value of the amplitude or phase of a cosine wave is displaced by bits to be embedded.
    画像を周波数表現に変換し、余弦波の振幅あるいは位相の値を、埋め込みたいビットで置換する。 - 特許庁
  • To provide a shield machine enabling the safe and easy replacement of bits and shortening the bit replacing time.
    ビットの交換を安全且つ容易にしかもビットの交換時間の短縮を図ることのできるシールド掘進機を提供する。 - 特許庁
  • An exclusive OR operation of the data outputted from phototransistors 21c-21e is carried out, to obtain the M sequence delayed by 17 bits.
    フォトトランジスタ２１ｃ〜２１ｅから出力されるデータの排他的論理和をとって１７ビット遅れたＭ系列を得る。 - 特許庁
  • Since the gate voltage varies depending on the state of the electrical discharge, the double quantum bits can be measured or read individually.
    ゲート電圧は電荷状態によって変化するため、二重量子ビットを個別に計測或いは読み出すことができる。 - 特許庁
  • To provide a stocking transfer apparatus which can eliminate the interference of transfer bits with transfer needles and can stably transfer the loops of knitting needles to the transfer needles.
    移しビットと移し針の干渉をなくし、編針のループを安定して移し針に移動させることができる。 - 特許庁
  • A data output part 7 outputs output image data OUT with luminance of each pixel represented by 7 bits.
    そして、データ出力部７から、各画素の輝度が７ビットで表される出力画像データＯＵＴが出力される。 - 特許庁
  • In the following serial/parallel conversion circuit, only the serial data of (n) bits are selected by a shift circuit and converted into the parallel data.
    後続するシリアル／パラレル変換回路は、ｎビットのシリアルデータのみをシフト回路で選択し、これをパラレルデータに変換する。 - 特許庁
  • A shortening section 24 applies shortening, including deletion of the dummy data included in the LDPC code and puncturing of parity bits of the LDPC code.
    短縮化部２１は、LDPC符号に含まれるダミーデータの削除、及び、LDPC符号のパリティビットのパンクチャである短縮化を行う。 - 特許庁
  • A shift register 3 converts a data input Din by n×d bits into a parallel signal and a register 6 latches the signal.
    シフトレジスタ３によりデータ入力Ｄ_inのうちのｎ×ｄビット分をパラレル信号に変換し、レジスタ６によりラッチする。 - 特許庁
  • To shorten processing time required for reading data at the time of handling the immediate data of 16 bits in an 8-bit microcomputer.
    ８ビットマイコンにおいて、１６ビットの即値データを取り扱う際のデータの読み出しに要する処理時間を短縮する。 - 特許庁
  • A first A/D conversion circuit 14 samples the received analog signal and converts the sampled signal into a digital value in a prescribed number of bits.
    第１ＡＤ変換回路１４は、入力されるアナログ信号をサンプルし、所定ビット数のデジタル値に変換する。 - 特許庁
  • Each parity bit constituting a second parity code is common to all the bits of the first parity code which are accessed at the same time.
    第２パリティコードを構成する各パリティビットは、一度にアクセスされる第１パリティコードの全ビットに共通である。 - 特許庁
  • The number of data write-in bits for the memory cell array 3 at the write-operation is changed before completion of initialization and after completion.
    そして、ライト動作時のメモリセルアレイ３へのデータ書き込みビット数を、初期化完了前と完了後とで変える。 - 特許庁
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