「bits」を含む例文一覧(6183)

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  • Here, the sending part 10 includes a parity adding part 12 for adding testing information (parity bits) to be used for testing an error of the image data to the unused bits of the serial data, and the receiving part 20 includes a parity check part 22 for using the testing information added to the unused bits of the received serial data to test the error of the image data.
    ここで、送信部１０は、画像データのエラーを検査するために用いられる検査情報（パリティビット）を、シリアルデータの未使用ビットに付加するパリティ付加部１２を備えており、受信部２０は、受信したシリアルデータの未使用ビットに付加されている検査情報を用いて画像データのエラーを検査するパリティチェック部２２を備える。 - 特許庁
  • As rearrangement processing for rearranging the code bits of the LDPC code so that a plurality of code bits corresponding to 1 in any one row of the check matrix of the LDPC code are not contained in one symbol, a column twist interleaver performs column twist interleave for changing the start of writing position when the code bits are written in the column direction of the memory 31 for each column of the memory 31.
    カラムツイストインターリーバは、LDPC符号の検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、LDPC符号の符号ビットを並び替える並び替え処理として、メモリ３１のカラム方向に、符号ビットが書き込まれるときの書き始めの位置を、メモリ３１のカラムごとに変更するカラムツイストインターリーブを行う。 - 特許庁
  • A digital data of 12 bits converted by an A/D conversion part 2B is converted into a difference data for correlation computation by a sensor data conversion part 2C, and the sensor data conversion part 2C converts the converted difference data into a high contrast data magnified in a contrast level difference by extracting proper 8 bits from the 12 bits, in response to a degree of contrast.
    Ａ／Ｄ変換部２Ｂで変換した１２ビットのデジタルデータをセンサデータ変換部２Ｃで相関演算用の差分データに変換し、さらにセンサデータ変換部２Ｃは、変換した差分データを、コントラストの程度に応じて、１２ビットから適切な８ビットを抜き出すことによりコントラストの高低差が拡大された高コントラストデータに変換する。 - 特許庁
  • The ATU-R2 as the subscriber side ADSL device calculates the SNR for each carrier, and determines the allocation bits for each carrier based on the calculated SNR, and notifies the pertinent allocation bits and transmission power to the ATU-C1.
    加入者側ＡＤＳＬ装置であるＡＴＵ−Ｒ２は、キャリア毎のＳＮＲを計算し、計算したＳＮＲにもとづいて各キャリアの割り当てビットを決定し、ＡＴＵ−Ｃ１に該当する割り当てビットと送信電力を通知する。 - 特許庁
  • To enable serial transmission of a data sequence for forming a 720P signal, in which the number of quantizing bits is 10 bits or more or, and a Key signal data sequence regarding it to be suitably realized by utilizing the existing circuit constituting element.
    量子化ビット数を１０ビット以上とする７２０Ｐ信号を成すデータ系列とそれに関連するＫｅｙ信号データ系列とのシリアル伝送を、既存の回路構成要素を利用して、適切に実現することができるものとする。 - 特許庁
  • For the SF-designated data, "use"/"nonuse" of each sub-field group is defined by higher four bits, and a display state of the pixel is designated in each of the four sub-fields belonging to the "use" sub-field group by lower four bits.
    ここで、ＳＦ指定データについては、各サブフィールドグループの「使用」／「不使用」を上位４ビットで規定するとともに、下位４ビットで「使用」サブフィールドグループに属する４個のサブフィールドの各々において当該画素の表示状態を指定する。 - 特許庁
  • When such a pair of bits exists and noise having same level tendency is superimposed, the noise acts so as to negate the change of regular bit level to the bit of one side, and the change of level of a pair of bits in the opposite direction is lost.
    このようなビット対が存在すれば、レベル傾向の同じノイズが重畳したとき、その一方のビットには、必ず正規のビットレベル変化を打ち消すようにノイズが作用し、ビット対の逆方向のレベル変化は失われる。 - 特許庁
  • The offset value generator 4 outputs an offset adjustment signal S4 indicating an offset adjustment value OF obtained by reference to an offset information storage register 5 based upon a combination of the bits b0 and b1 after the bits b0 and b1 are determined.
    オフセット値生成部４は、ビットｂ０，ｂ１の決定後はビットｂ０，ｂ１の組合せに基づき、オフセット情報格納レジスタ５を参照して得られるオフセット調整値ＯＦを指示するオフセット調整信号Ｓ４を出力する。 - 特許庁
  • The binary coding data satisfied with the 1-7 code rule and being three bits as a unit are outputting by making two bits of the binary input data as a unit and combining the binary input data, a coding start signal and a coding end signal.
    ２進入力データの２ビットを単位として、２進入力データと符号化開始信号と符号化終了信号の組み合わせに基づいて、１−７符号則を満たし３ビットを単位とする２進符号化データを出力する。 - 特許庁
  • This image processor is provided with a bit determining part 13 for determining the number of bits for a pixel unit in processing of color image data of an image, and an optimization processing part 14 for processing the color image data into image data with the determined number of bits.
    画像処理装置は、画像のカラーイメージデータの処理におけるピクセル単位のビット数を決定するビット決定部１３と、カラーイメージデータを前記決定したビット数のイメージデータに処理する最適化処理部１４とを備える。 - 特許庁
  • Then, 7 bits of bits c_6 through c_0 are generated from an arithmetic operation of the unsigned part, and logic judgement of the signed part is performed by considering a carry from the digit of the bit c_6 of the arithmetic operation of the unsigned part to generate a bit c_7.
    非符号部の算術演算によりビットｃ_６〜ｃ_０の７ビットを生成させ、この非符号部の算術演算によるビットｃ_６の桁からの繰り上がりを考慮して符号部の論理判定を行い、ビットｃ_７を生成させる。 - 特許庁
  • In a main substrate 12, a memory bus 20 with a bus width of 32 bits is provided, an extension ROM substrate 24 with a bus width of 32 bits can be attached to an extension socket 22, and one 16 bit ROM 18 is provided as an on-board ROM.
    メイン基板１２には、バス幅が３２bitのメモリバス２０が設けられ、拡張ソケット２２にバス幅が３２bitの拡張ＲＯＭ基板２４の装着が可能であり、オンボードのＲＯＭとして１６bitのＲＯＭ１８が一つ設けられている。 - 特許庁
  • In a one-frame period of the pixel 100, a time length for supplying a current corresponding to the even-numbered bits to the light-emitting element 110 of the current drive type is set twice as large as a time length for supplying a current corresponding to the odd-numbered bits.
    画素１００の１フレーム期間において、電流駆動型発光素子１１０へ偶数ビットに応じた電流が供給される時間は、奇数ビットに応じた電流が供給される時間の２倍に設定される。 - 特許庁
  • Furthermore, the 1st, 3rd, 5th, and 7th bits from the MSB of each of the pixels marked with white circle are thinned out in the level direction of the originally 8-bit pixel and then each pixel marked with white circle consists of the 2nd, 4th, 6th, 8th bit from the MSB, in total 4 bits.
    また、○印の画素は、元の８ビットの画素のレベル方向のＭＳＢから１番目、３番目、５番目及び７番目のビットが間引かれ、ＭＳＢから２番目、４番目、６番目及び８番目のビットの４ビットで構成されている。 - 特許庁
  • A weighting holding part 16 holds the video data and audio data of one interleaving frame, and a weighting bit replacing part 20 selectively reads out bits of the same weight of the holding data to configure one word for each of the bits of the same weight.
    重み付け保持部16は１インタリーブフレームの映像データおよび音声データを保持し、重み付けビット入れ換え部20は、保持されたデータのうちの同じ重みのビットを選択的に読み出して、同じ重みのビットごとに１ワードを構成する。 - 特許庁
  • In a ROM 13 for multiplication coefficients, numbers unbalanced in positive and negative signs in decimal digit expressions with sign are expressed by n (n<m) bits less than m bits represented by the complement of two or an absolute value with sign, and stored as coefficient data.
    乗算係数用ＲＯＭ１３は、符号付１０進数表現において正負のアンバランスな数を、２の補数又は符号付絶対値で表現されるｍビットよりも少ないｎ（ｎ＜ｍ）ビットで表現し、係数データとして記憶する。 - 特許庁
  • The transitional trigger becomes the load timing of the next number of status bits, is inputted in an SNL status management block 100, outputs the next SNL status data and performs data loading of the next number of SNL status bits by an SNL status selector 1.
    移行トリガは次のステータスビット数のロードタイミングとなると共に、ＳＮＬステータス管理ブロック１００に入力し、次ＳＮＬステータスデータを出力しＳＮＬステータスセレクタ１により次ＳＮＬステータスビット数のデータロードを行う。 - 特許庁
  • An interleave section 63 interleaves synchronizing pulse data at the position of the synchronizing pulse in received data to generate idle bits, copies information data of the same kind as information data to be substantially assigned from one preceding frame and sets the data to the idle bits.
    間引部６３は、受信データの同期パルス位置の同期パルスデータを間引きして空きビットを生成し、本来割り当てられているべき情報データと同種の情報データを１つ前のフレームから複写して空きビットに格納する。 - 特許庁
  • A barrel shifter 68 shifts data in the next data sequence of the data sequence by J bits when the number of effective bits in the last parallel data of the data sequence becomes M-J by data cancellation or data shift based on the data cancellation information.
    バレル・シフタ６８は、データ破棄情報に基づくデータ廃棄又はデータ・シフトによってデータ列の最後の並列データの有効なビット数がＭ−Ｊとなる場合に、そのデータ列の次のデータ列中のデータをＪビットだけシフトする。 - 特許庁
  • The read-only area is divided into an actual data area wherein the N bits constituting the access unit include only the actual data and an error detection code area wherein the N bits constituting the access unit include only the error detection code.
    読み出し専用領域は、アクセス単位を構成するＮビットが実データのみを含む実データ領域と、アクセス単位を構成するＮビットが誤り検出符号のみを含む誤り検出符号領域とに区分されている。 - 特許庁
  • A disk drive connected to a host is used to generate parity bits from a bit string obtained from one group of position error signal samples obtained from the read/write head of the disk drive, and the parity bits are connected to generate random numbers.
    ホストに接続されているディスクドライブを利用して、ディスクドライブのリードライトヘッドから得られる位置誤差信号サンプルの１つのグループから得られるビット列からパリティビットを生成し、そのパリティビットを連結することで乱数を生成する。 - 特許庁
  • Binary bit addresses for detecting an error corresponding respectively to addresses indicating each bit of multi-level memory cells holding binary bits data are allotted so that each figure of two binary bits addresses corresponding to one memory cell is made exclusive.
    ２ビットのデータを保持する多値のメモリセルの各ビットを示すアドレスにそれぞれ対応する誤り検出用の２進ビットアドレスが、１つのメモリセルに対応する２つの２進ビットアドレスの各桁が互いに排他的になるように割り当てられる。 - 特許庁
  • To properly discriminate the presence/absence of printing by calculating the total number of output bits stored until the end of sub scanning to a detection object area for the prescribed number of steps and performing the discrimination by comparing the total number of output bits with a reference value.
    ＰＣＳの高い罫線などがプレ印刷され、又は印字図形の高さが低い文字が印字されている場合にも、それぞれ正しく印字有無の判定を行うことができる印字有無判定方法を提供する。 - 特許庁
  • The writing control part applies the writing permission signal to all the bits at the time of executing data writing by word units, and applies the writing permission signal only to the bits being the targets of data update at the time of executing data writing by bit units.
    書き込み制御部は、ワード単位でのデータ書き込みの際には、すべてのビットに対して書き込み許可信号を与え、ビット単位でのデータ書き込みの際には、データ更新対象のビットに対してのみ書き込み許可信号を与える。 - 特許庁
  • A quotient and a remainder resulting from subtracting "1" from the channel number CH and dividing the difference of the subtraction by "3" are respectively stored to bits b7 to b3, and bits b1 to b0 of an address corresponding to the channel number CH in a table 20 employing a ROM.
    ＲＯＭを用いたテーブル２０には、チャネル番号ＣＨに対応するアドレスに、そのチャネル番号ＣＨから１を引いて３で割ったときの商と余りが、それぞれビットｂ７〜ｂ３と、ビットｂ１〜ｂ０に格納されている。 - 特許庁
  • Upon receiving 10 bit gray scale data, a binarizing section 103 divides the gray scale data in time series into most significant 8 bits and least significant 2 bits which are then binarized separately before being outputted to a thermal head 108.
    ２値化部１０３は、１０ビットの階調データを入力すると、階調データを上位の８ビットと下位の２ビットとに時系列的に分けて、上位の８ビットと下位の２ビットとを別々に２値化し、サーマルヘッド１０８へ出力する。 - 特許庁
  • This method for producing the grilled dumplings with bits of octopus comprises using as dough for the grilled dumplings with bits of octopus, dough (A) having wheat flour and water as the main raw material and prepared without heating, and dough (B) prepared by mixing starch paste with a mixture having wheat flour and water as the main body.
    たこ焼き生地として、小麦粉及び水を主原料とし、非加熱で調製したたこ焼き生地Ａと、小麦粉及び水を主体とする混合物に澱粉糊液を配合して調製したたこ焼き生地Ｂとを用いる。 - 特許庁
  • A ratio of a parity bit for user data written in a memory cell array 201 is reduced by making the number of bits of data input to the ECC circuit 205 exceed the number of bits of data input from the outside for writing.
    ＥＣＣ回路２０５に入力されるデータのビット数を、書き込みのため外部から入力されるデータのビット数よりも多くすることにより、メモリセルアレイ２０１に書き込まれるユーザデータに対するパリティビットの比率を低減させる。 - 特許庁
  • More specifically, in this technique, bits from the symbols are allocated among the channels in such a way as to minimize the number of respective channels to which bits belonging to more than one respective symbol are allocated during a respective transmission period.
    さらに詳細には、本技術では、記号からのビットは、各伝送期間の間に１つより多いそれぞれの各記号に属するビットを割り当てられるそれぞれの各チャネルの数を最小にするようにチャネル間に割り当てられる。 - 特許庁
  • The left shift 102 searches code words corresponding to the symbol data decoded by the decoder 104 and code words succeeding the added bits bys shifting N bits of data outputted from the decoder 104 to the left.
    また、左シフト部１０２は、全シンボル生成デコーダ１０４からのデータをＮビット分左シフトすることによって、全シンボル生成デコーダ１０４で復号化されたシンボル・データに対応する符号語と付加ビットに後続する符号語を頭出する。 - 特許庁
  • Bits of input data are inputted to one of the channel swap circuits 11a-11e, and each of pieces of output data contains a plurality of bits taken out by one of the data field designating circuits 14a, 14b, 14c.
    入力データの各ビットは、チャネルスワップ回路１１ａ〜１１ｅのうちのいずれかに入力され、出力データのそれぞれは、データフィールド指定回路１４ａ，１４ｂ，１４ｃのうちのいずれかによって取り出された複数のビットを含む。 - 特許庁
  • To interpret bits which are not used as a flow identifier, again as a MAC (Media Access Control) address or a VLAN (Virtual Local Area Network) ID by using a part of bits in the MAC address or a VLAN tag used for the Ethernet(R) as a flow identifier.
    イーサネット（登録商標）で使用されるＭＡＣアドレス、ＶＬＡＮタグにおいて、その一部のビットをフロー識別子として使用し、フロー識別子として使用しなかったビットを、ＭＡＣアドレスやＶＬＡＮ ＩＤとして解釈し直す。 - 特許庁
  • A bit connection part 104 couples the output signal of x bits determined by the first output bit determination part 103 and the output signal of (m-x) bits determined by the second output bit determination part 102.
    ビット結合部１０４は、第１の出力ビット決定部１０３により決定されたｘビットの出力信号と、第２の出力ビット決定部１０２により決定された（ｍ−ｘ）ビットの出力信号とを結合する。 - 特許庁
  • When an RGB image data is inputted to a chromatic conversion processing part 1, a cyan data separation part 2a separates G and B to data G' and B' being upper 4 bits and data G'' and B'' being lower 4 bits with R, being the complementary color of C as is.
    色変換処理部１にＲＧＢ画像データが入力されると、シアンデータ分離部２ａはＣの補色であるＲはそのままにして、Ｇ及びＢを上位４ビットのデータＧ′・Ｂ′と下位４ビットのデータＧ″・Ｂ″とに分離する。 - 特許庁
  • The A/D converter 100 includes: a reference voltage generating section 30 for generating a reference voltage; a first conversion section 10 for generating data for higher-order bits; a second conversion section 20 for generating data for lower-order bits; and a composite circuit 32.
    ＡＤコンバータ１００は、基準電圧を生成する基準電圧生成部３０と、上位ビットのデータを生成する第１変換部１０と、下位ビットのデータを生成する第２変換部２０と、合成回路３２を備える。 - 特許庁
  • As a result, the output digital data, in which the number of bits is larger than the number of bits of the quantizer 4 by the offset value controlled by the offset addition circuit 3, are output from the output processing circuit 7 at every sampling time.
    その結果、出力処理回路７から量子化器４のビット数よりオフセット加算回路３によるオフセット値制御分だけビット数の多い出力デジタルデータを出力処理回路７から１サンプル時間ごとに出力する。 - 特許庁
  • The system can encode 5 data bits for both I and Q with the capability for changing codes to be transmitted using the code of a modulator 16, and also can encode in all 10 data bits per code symbol.
    変調器１６コードを用いて伝送されるコードの符号を変化させる能力によってＩおよびＱ両方で５のデータビットをエンコードすることができ、全部で１０のデータビットをコードシンボルあたりエンコードすることができる。 - 特許庁
  • To provide a D/A converter where an R-2R system is adopted for low-order bits and high-order bits are weighted by resistors and that adopts the resistors for unit resistors while keeping precision against dispersion in the resistors and decreases the number of the resistors in use.
    下位ビット側をＲ−２Ｒ方式とし、上位ビット側を抵抗で重み付けしたＤ／Ａ変換器において、抵抗のばらつき精度を維持しつつ、単位抵抗化を図り、かつ使用する抵抗器の数を削減すること。 - 特許庁
  • Memory elements provided by an integrated circuit having a memory cell storing data bits corresponding to one side of voltage of Low and High are connected to a data node storing data bits, also, connected to reversed data node storing inversion of data bit.
    ローとハイの電圧の一方に対応するデータービットを記憶するメモリーセルを有する集積回路が提供されるメモリー要素はデータビットを記憶するデータノードにつながれ、また、データビットの反転を記憶する反転データノードにつながれる。 - 特許庁
  • A temporary image data storage device 2 performs image compression for generating compressed image data by successively compressing the respective bits of the image data of maximum X bits corresponding to one pixel for each divided area dividing one image.
    画像データ一時記憶装置２は、各々１画素に対応する最大Ｘビットの画像データの各ビットを、１画像を分割する分割領域分ごとに、逐次圧縮して、圧縮画像データを生成する画像圧縮を行う。 - 特許庁
  • For example, a 3072-bit RSA or Diffie-Hellman private key has an effective key size of 128 bits (it requires about 2^128 operations to break) so a key generator only needs 128 bits (16 bytes) of seed material from /dev/random .
    例えば、3072 ビットの RSA および Diffie-Hellman の秘密鍵の実効サイズは128 ビット (この秘密鍵を破るには 2^128 回の操作が必要ということ) であり、そのため鍵生成器が/dev/randomから読み出す必要がある乱数種の材料の量は 128 ビット (16 バイト) だけである。 - JM
  • When an intra-frame encoding process, an inter-frame encoding process or a orthogonal conversion process is carried out, various parameters designated by the encoding device 100 are designated as shortened parameters where the number of bits smaller than the number of bits assigned in this specifications is used.
    フレーム内符号化、フレーム間符号化、または直交変換を実行する際、本符号化装置が指定すべき各種パラメータを、仕様で割り当てられるビット数未満のビット数を使用した短縮パラメータとして指定する。 - 特許庁
  • The branch node includes position information showing the discrimination bit position of a retrieval key for retrieving a bit string encoded for discriminating don't care bits from significant bits and the position of a representative node as one node of the pair of nodes of link destination.
    ブランチノードは、ドントケアビットと有意ビットを識別するよう符号化されているビット列検索を行うための検索キーの弁別ビット位置と、リンク先のノード対の一方のノードである代表ノードの位置を示す位置情報を含む。 - 特許庁
  • The monitor can be recognized to have a display color resolution of 24 bits if the pattern can be recognized when the test image T is displayed on the monitor otherwise the monitor can be recognized to have a display color resolution of 16 bits or less.
    このテスト画像Ｔをモニタに表示し、パターンが確認できればそのモニタの表示色分解能は２４ビットであり、パターンが確認できなければ、そのモニタの表示色分解能は１６ビット以下であると認識できる。 - 特許庁
  • An arithmetic procession once obtaining object data from a data input part (step S11) specifies four object bits in the object data and obtains summed data corresponding to the specified four object bits from a generation data table (step S13).
    演算処理部は、データ入力部から対象データを取得すると（ステップＳ１１）、対象データ中の対象４ビットを特定し、特定した対象４ビットに対応する合算生成データを生成データテーブルから取得する（ステップＳ１３）。 - 特許庁
  • A buffer (18) stores the data until a voice sample is available and the data are imbedded to the continuous voice sample so as to limit bits affected by the presence of the position data to a small rate of bits in each voice sample.
    ボイス・サンプルが使用可能となるまでバッファ（１８）内にデータを格納しておき、次いで各ボイス・サンプル内で、位置データの存在による影響を受けるビットを僅かな割合のビットのみに止めるように、連続ボイス・サンプル内に埋め込む。 - 特許庁
  • A carry up probability after adding the random number becomes high corresponding to the value of the decimal (m-n) bits of the input data to be rounded, and the rounding processing to n bits is executed while keeping the pseudo gradation of the m-bit input data.
    丸められる入力データの小数部（ｍ−ｎ）ビットの値に応じて乱数加算後の繰り上がり確率が大きくなり、ｍビットの入力データの階調性を擬似的に保持したままｎビットに丸め処理することができる。 - 特許庁
  • An adder 32a at the next step takes an output value of the multiplier 31a for bit number of the constant from the low order bits as a decimal part, and takes the high order bits except the decimal part in the output value of the multiplier 31a as an integer part.
    次段の加算器３２ａは、乗算器３１ａの出力値の下位ビットから定数のビット数分を小数部とし、かつ乗算器３１ａの出力値のうち小数部を除く上位ビットを整数部として扱う。 - 特許庁
  • In this device, all bits of each symbol are stored in a row 12 in a storage cell 16, or the bits are stored in at least two rows 12 in the storage cell 16 while the same columns 14 in the storage cell 16 is used.
    これは、各シンボルの全てのビットを、記憶セル16内の1つの行12に格納し（図3参照）、又は該記憶セル16内の少なくとも2つの行12に格納すると共に該記憶セル16内の同じ列14を使用する（図4参照）ことを含む。 - 特許庁
  • High-order 4 bits of ID3 are set as 0 (digest data are not present) or 1 (digest data are present) corresponding to presence or absence of the digest data; and low-order 4 bits (value can be 1 to F) of it indicates the total number of the digests.
    ID3の上位側の４ビットはダイジェスト情報の有無と対応して、０（ダイジェスト情報無し）または１（ダイジェスト情報有り）とされ、その下位側の４ビット（１〜Ｆの値をとりうる）によってダイジェストの総数が示される。 - 特許庁
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