「bits」を含む例文一覧(6183)

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  • To detect an overflow of plural bits efficiently while suppressing increases in processing time and circuit scale.
    複数ビットにわたるオーバーフロー検出を、処理時間と回路規模との増大を抑制しつつ効率よく行う。 - 特許庁
  • This encoding method includes a step of encoding input information bits with an encoding matrix G and a linear combination formula.
    符号化方法において、入力情報ビットを符号化行列Gおよび線形結合式で符号化するステップ。 - 特許庁
  • To provide a mobile station device that efficiently transmits ACK/NACKs having more than 11 bits in a physical uplink channel.
    移動局装置が物理上りリンクチャネルで１１ビットより多いＡＣＫ／ＮＡＣＫを効率的に送信する。 - 特許庁
  • In response to a floating point instruction, the mantissa is partitioned into an integer part and a fraction part, based on the value of the exponent bits.
    浮動小数点命令に応答して、仮数を指数ビットに基づいて整数部と小数部に分割する。 - 特許庁
  • When the data are not all the white data and the black data, number of black level bits of the read data is counted (steps S9-S12).
    全てが白でも黒でもない場合には、読出したデータの黒ビットの数をカウントする（ステップＳ９〜Ｓ１２）。 - 特許庁
  • The position calculator 4 sequentially calculates positions where the effective mask bits appear.
    位置算出部４はベクトル演算実行時にベクトルマスクデータの有効マスクビットの出現する位置を順次算出する。 - 特許庁
  • A boring bit 3 consisting of a plurality of bits 3a is provided at the front end of a cylindrical bit main body 2.
    円筒状のビット本体２の先端部に、複数のビット３ａからなる穴あけ用ビット部３を設ける。 - 特許庁
  • To improve a data storage efficiency by increasing the number of error correctable bits with the same data amount.
    同じデータ量で誤り訂正可能なビット数を増加させることができ、データ格納効率を向上させる。 - 特許庁
  • In the decoding parts 206-1 to 206-T, error correction decoding is performed on the input coded bits.
    復号部２０６−１〜２０６−Ｔは、入力された符号化ビットに対して誤り訂正復号が行われる。 - 特許庁
  • A depositor prepares m sub-bits u^i so that the parity value thereof coincides with the one-bit information Z.
    供託者は、ｍ個の副ビットｕ^iをそれらのパリティの値が１ビットの情報Ｚに一致するように用意する。 - 特許庁
  • The addition circuit performs cumulative addition of data of prescribed bits, and activates a carry signal when a carry occurs.
    加算回路は、所定ビットのデータを累積加算し、桁上げが発生した場合に桁上げ信号を活性化する。 - 特許庁
  • To reduce the number of bits required for fast Fourier transform and fast Hadamard transform in processing of a reception signal.
    受信信号を処理する際の高速フーリエ変換や高速アダマール変換に必要なビット数を削減すること。 - 特許庁
  • The switching module controls the distribution module to skip an antenna once each time a predefined number of data bits has been routed.
    スイッチングモジュールは分配モジュールを制御し、所定数のデータビットが送信される度に、１回アンテナをスキップする。 - 特許庁
  • When a CPU 1 writes data in a memory 4, a '0' detecting circuit 2 detects the number of bits of '0' of the data.
    ＣＰＵ１がメモリ４にデータを書込む際に、“０”検出回路２がデータのうち“０”のビットの数を検出する。 - 特許庁
  • When restoring the image, the image is restored by being interpolated with four of upper, lower, left and right pixels while utilizing the four bits.
    画像を復元する際は、上記４ビットを利用して上下左右４画素で補間し画像を復元する。 - 特許庁
  • After power application, a CPU 1 and a CPU 2 set bits indicating an operation request in registers 1a and 2a respectively.
    電源投入後、ＣＰＵ１，ＣＰＵ２は運用化要求を示すビットをレジスタ１ａ、２ａそれぞれ立てる。 - 特許庁
  • Only at the time of inputting the lower ten bits of input voice data, a clock is inputted to the bank 20.
    下位レジスタバンク２０には、入力音声データの下位１０ビットを取り込む場合のみ、クロックが入力される。 - 特許庁
  • To obtain an error correction encoding method and decoding method and its device, which does not require transmission of tail bits.
    テールビットを送信する必要のない誤り訂正符号化方法および復号化方法とその装置を得る。 - 特許庁
  • Insulating layers are formed to upper sections for forming left-right bits to the capture layers on both sides of the slit structures.
    さらに、スリット構造の両側のキャプチャ層に左右ビットを形成するために上方には絶縁層を設ける。 - 特許庁
  • DIGITAL-ANALOG CONVERTER WITH REDUNDANT BITS, ANALOG-DIGITAL CONVERTER USING THE SAME, AND IMAGE SENSOR USING THE SAME
    冗長ビット付きデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器及びこれを用いたイメージセンサ - 特許庁
  • First, the split retrieval key (A-bits) retrieves a primary retrieval table and when a result is obtained, the result is outputted as is.
    最初に、分割検索キー（Ａビット）で、一次検索表を検索し、結果が得られれば、そのまま出力する。 - 特許庁
  • To provide a phase change memory cell which can store a plurality of data bits in order to obtain a high density phase change memory.
    高密度の相変化メモリを得るために、複数のデータビットを記憶できる相変化メモリセルを提供する。 - 特許庁
  • The second and third bits from the highest-order of the network address are referred to in the second-stage of routing table.
    ２段目のルーティング・テーブルにおいては、ネットワーク・アドレスの上位から２番目および３番目のビットを参照する。 - 特許庁
  • The system includes a secret key generating unit which generates a secret key of m-bits based on the elliptic curve Diffie-Hellman algorithm.
    このシステムは楕円曲線diffie hellmanアルゴリズムに基づくｍ−ビットの秘密キーを発生手段で構成されている。 - 特許庁
  • The A/D converting circuit has the same number of arithmetic cells as the number of bits of each output signal connected in series.
    Ａ／Ｄ変換回路は、直列接続された出力信号のビット数と同数の演算セルを有している。 - 特許庁
  • To provide an FM-CW radar device that detects a target by using an AD converter having a small number of bits.
    ビット数の少ないＡＤ変換器を用いて目標物を検出するＦＭ−ＣＷレーダ装置を得ること。 - 特許庁
  • The respective pseudo-random number generating circuits 30 generate N-bits (N is an integer being two or more) of pseudo-random number data.
    擬似乱数生成回路３０の各々は、Ｎビット（Ｎは２以上の整数）の擬似乱数データを生成する。 - 特許庁
  • Successive groups of N bits are delivered at a delivery frequency Fe greater than a predetermined frequency PRF.
    Ｎビットの連続するグループが所定の周波数ＰＲＦよりも高い送出周波数Ｆｅで送出される。 - 特許庁
  • When one sample data are constituted of 128 bits, one sample data are transmitted by using 8 slots, for example.
    １サンプルのデータが１２８ビットで構成される場合、例えば８スロットを使用して１サンプルのデータを送る。 - 特許庁
  • In the low speed mode, two sets of pre-fetched data bits are transferred in parallel to eight parallel-to serial converters.
    低速モードにおいて、２組のプリフェッチされたデータビットは８つのパラレル−シリアルコンバータに並列で伝送される。 - 特許庁
  • An A/D converter 11 converts an image signal to a digital image signal consisting of N bits, and outputs it.
    Ａ／Ｄ変換器１１は映像信号をＮビットからなるデジタル映像信号に変換して出力する。 - 特許庁
  • Then, when the burst error continuing (M+1) or more bits is entered in an unprotected bit, the error can be detected.
    従って、Ｍ＋１ビット以上連続したバースト誤りが非保護ビットに入る場合、誤りが検出される。 - 特許庁
  • An LDPC encoder 115 performs encoding into an LDPC code having a code length of 16200 bits and an encoding rate of 4/15, 7/15 or 8/15.
    LDPCエンコーダ１１５は、符号長が16200ビットで、符号化率が4/15， 7/15、又は、8/15のLDPC符号による符号化を行う。 - 特許庁
  • A latch circuit 16 synchronizes the data D1 of K bits from the shift register 12 with the timing signal S10 for latching.
    ラッチ回路１６は、シフトレジスタ１２からのＫビットのデータＤ１を、タイミング信号Ｓ１０と同期してラッチする。 - 特許庁
  • A composition means 33 performs a composition processing to four frame images F0-F3 gradation-expressed 8 bits.
    合成手段３３は、８ビットで階調表現した４つのフレーム画像Ｆ０〜Ｆ３に対して、合成処理を行う。 - 特許庁
  • Sense amplifiers SA0 to SA3 are shared by respective cell arrays of corresponding bits between the banks A, B.
    バンクＡとバンクＢとにおいて、対応するビットのセルアレイ間でセンスアンプＳＡ０〜ＳＡ３が共有されている。 - 特許庁
  • The output processing section 4 transmits the frames from which the excess bits and the attachment information are deleted on the basis of the attachment information.
    出力処理部４は、付加情報を基に、余剰ビットと付加情報とを削除したフレームを送出する。 - 特許庁
  • When the total count of the counter 4 exceeds 32 bits, latching operation is stopped by delivering a signal to a microcomputer 101.
    カウンタ４の計数合計が３２ビットを超えた時点でマイコン１０１に信号を送りラッチ動作を停止する。 - 特許庁
  • The piston case 22 is stored in a plurality in the excavator body 2 in response to the number of bits 41 and 42.
    ピストンケース２２は、掘削装置本体２内にビット４１，４２の数に対応して複数収容されている。 - 特許庁
  • A 32-bit data word is divided to four sections, and video data of 8 bits per color is assigned to each section.
    ３２ビットのデータワードを４つのセクションに分割し、１色当たり８ビットのビデオデータを各セクションに割り当てる。 - 特許庁
  • Two burst writes are performed in this manner, and effective bits in the burst writes are designated by the mask signal 602.
    このように２回のバーストライトを行い、そのバーストライトにおける有効ビットをマスク信号６０２で指定する。 - 特許庁
  • To execute displaying without errors when displaying sound data which is different in the number of bits between recording data and reproducing data.
    記録データと再生データとでビット数が異なる音声データを表示する場合に誤差のない表示を行う。 - 特許庁
  • The upper bits of the address selected by the multiplexer 32 are decoded by a decoder 31, and a chip selection signal is generated.
    マルチプレクサ３２で選択されたアドレスの上位ビットをデコーダ３１でデコードしてチップ選択信号を生成する。 - 特許庁
  • A 4 bits shift register 114 outputs compressed data (MISR output 113), outputting all collected 4 data.
    ４ビットシフトレジスタ１１４は、圧縮したデータ（ＭＩＳＲ出力１１３）を４データ分まとめて出力する。 - 特許庁
  • Lower eight bits of the 32-bit data output from the output terminal CO are passed to the selector 31.
    また、出力端子ＣＯから出力される３２ビットのデータの内、下位８ビットがセレクタ３１に与えられる。 - 特許庁
  • An image constituted of multi-valued pixels is quantized into data having the smaller number of bits by multi-valued dither processing (S3).
    多値画素で構成されるイメージを、多値ディザ処理によりそれよりビット数の少ないデータに量子化する（Ｓ３）。 - 特許庁
  • A process may terminate by executing an exit system call, sending 8 bits of exit status to its parent.
    プロセスは exitシステムコールを実行することで、 親プロセスに 8 ビットの exitステータスを送信して終了することができます。 - FreeBSD
  • Sets the communications speed of the device to bps-rate , where bps-rate can be 50, 75, 110, 134, 150, 200, 300, 600, 1200, 1800, 2400, 4800, 9600, 19200, 38400, 57600, or 115200 bits-per-second.
    デバイスの通信速度を bps-rate に設定します。 ここで、bps-rateは 50, 75, 110, 134, 150, 200, 300,600, 1200, 1800, 2400, 4800, 9600, 19200, 38400, 57600, 115200 [bit/秒]のいずれかです。 - FreeBSD
  • Transmitted Data
    通信においてのデータ転送速度に関して、 このドキュメントでは ボーレー ト(baud rate) ではなく、bps (bits per second) をその単位として使うことにします。 - FreeBSD
  • In the next example from /etc/X11/xorg.conf we add the Modes lines and the DefaultDepth so that our X server starts with 24 bits at 1024x768 by default.
    次の/etc/X11/xorg.confの例ではModes行とDefaultDepthを追加し、Xサーバーがデフォルトで1024x768の24ビットで動作するようにしました。 - Gentoo Linux
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