「bits」を含む例文一覧(6183)

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  • The number of bits NB and the time T thus calculated are stored in a packet information memory 52 for each picture.
    計算されたビット数ＮＢ及び時間Ｔは、ピクチャ毎にパケット情報メモリ５２に蓄えられる。 - 特許庁
  • In the case that the FCI 'm'-bits are set, the signal transfer point 10 conducts usual call processing.
    ＦＣＩ「ｍ」ビットが設定されている場合、信号転送ポイント１０は、通常の呼処理を行う。 - 特許庁
  • To provide a method for manufacturing a semiconductor device in which unique information bits are easily recorded for each chip.
    簡単にチップ毎に固有情報ビットを記録した半導体装置の製造方法を提供する。 - 特許庁
  • Further, each of the bits of the check sum 15 is determined by exclusively ORing all bits at the same positions in the order of the bits of the data slice and then information which is enough to correct the data slice having a multi-bit error is provided for the check sum 15.
    また、チェックサム１５の各ビットは、前記データスライスそれぞれのビットの順序において同じ位置にあるすべてのビットに排他的論理和演算を行うことにより決定され、それによって、複数ビット誤りを有するデータスライスの訂正を可能にするのに十分な情報をチェックサム１５に提供する。 - 特許庁
  • The number of bits of each component in the plaintext vectors (m) is arbitrarily set by the transmitter entity (a).
    平文ベクトルｍにおける各成分のビット数は送信側のエンティティａが任意に設定する。 - 特許庁
  • In the control signal in 2 bits, for example, "00" indicates compression, "01" denotes expansion and "11" shows all clear.
    前記２ビットの制御信号は、例えば“００”で圧縮、“０１”で伸張、“１１”で全てオフを示す。 - 特許庁
  • Frames of information bits (which may have variable rates) are provided to a buffer implementing a matrix.
    （可変レートを有することができる）情報ビットのフレームはマトリクスを実施するバッファに供給される。 - 特許庁
  • Thus, prescribed processing to be performed in the unit of K bits can be performed in the low frequency FC2.
    これにより、Ｋビット単位で行うべき所与の処理を、低い周波数ＦＣ２で行うことができる。 - 特許庁
  • The first binary counter sequentially sends out an impedance control code of (n) bits to a replica of a matching circuit.
    第１のバイナリカウンタは、整合回路のレプリカにｎビットのインピーダンス制御コードを順次送出する。 - 特許庁
  • The light-emitting diode 17 and the phototransistor 23 are arranged, at locations delayed by 17 bits from the M sequence.
    発光ダイオード１７及びフォトトランジスタ２３は、前記Ｍ系列より１７ビット遅れた位置に配置する。 - 特許庁
  • The circuit 2 inverse-gamma-compensation processes R, G and B signals with 12 or 11 bits.
    逆ガンマ補正回路２は、Ｒ，Ｇ，Ｂ信号を１２ビットもしくは１１ビットで逆ガンマ補正処理する。 - 特許庁
  • Several bits among the address which do not need conversion from virtual into real can be immediately decoded.
    仮想から実への変換を必要としないアドレス中のいくつかのビットは、直ちにデコードすることができる。 - 特許庁
  • Each of the substage comparators has an input for receiving one or more paired comparison bits.
    これらのサブステージコンパレータの各々は、１つ以上の個々の比較ビット対を受け取るための入力を有する。 - 特許庁
  • The first odd/even adding circuit arrays (50, 110) generate the first sum of a part of plural partial product bits.
    第１の奇数／偶数加算回路アレイ(50,110)は、複数の部分積ビットの一部の第１の和を生成する。 - 特許庁
  • The interrupt pending register sets bits corresponding to the interrupt sources output from the interrupt source allocation part.
    インタラプトペンディングレジスタは、インタラプトソース割当て部から出力されるインタラプトソースに対応するビットをセットする。 - 特許庁
  • The reproducing method and device reproduce the channel data having the limited amount of bits stored as above.
    再生方法およびその装置は、そのように記憶されている有限ビット数のチャネルデータを再生する。 - 特許庁
  • Tool bits 5a, 5b with cutting edges a, b directed toward cutting edge heads 6a, 6b are provided on knife stocks 4a, 4b.
    刃先ａ、ｂを刃口金６ａ、６ｂに向けたかんな刃５ａ、５ｂをナイフストック４ａ、４ｂに備える。 - 特許庁
  • The data processing unit 1 converts serial data of STM-16 format into parallel data consisting of 8-bytes (64-bits) each.
    データ処理装置１は、ＳＴＭ—１６のシリアルデータを８バイト（６４ビット）ごとのパラレルデータに変換する。 - 特許庁
  • An offset information storage register 5 stores an offset adjustment value in a format corresponding to bits b0 and b1.
    オフセット情報格納レジスタ５はビットｂ０，ｂ１に対応する形式でオフセット調整値を格納する。 - 特許庁
  • Here we have some undigested bits of your victim, and some colored cloth and nylon fibers that didn't match any of the clothes he was wearing.
    未消化の物の中に どっさりと 色付きの布とナイロン繊維 彼の着衣とは一致しません - 映画・海外ドラマ英語字幕翻訳辞書
  • The monitor uses eight bits for each pixel, making it possible to display 256 2８ different colors or shades of gray.
    そのモニターは, 各ピクセルに 8 ビットを使っており, 256 2８ 通りの色またはグレー階調を表示できる - 研究社 英和コンピューター用語辞典
  • In the US a DS1 "frame" is composed of 24 eight-bit bytes plus one framing bit (193 bits).
    合衆国では、DS1「フレーム」は24の８ビットバイトと１ビットのフレーミングビット（合計193ビット）で構成されている。 - コンピューター用語辞典
  • The exact number of CRC bits and their makeup depends on a generating polynomial.
    CRC（周期冗長検査コード）ビットの正確な数とそれらの構成は、ある生成多項式に依るものである。 - コンピューター用語辞典
  • MPEG-2 was designed to code interlaced images at transmission rates above 4 million bits per second.
    MPEG-2は,インタレース画像を毎秒4百万ビット以上の伝送速度でコーディングするために設計された． - コンピューター用語辞典
  • Recording density refers to the number of bits that can be placed along a given length of track on a hard disk.
    記録密度とはハードディスクのトラックの一定の長さに沿って配置できるビットの数のことである。 - コンピューター用語辞典
  • Under SDH, incoming traffic is synchronized and enhanced with network management bits.
    同期式ディジタルハイアラキの下では,着信トラフィックは,ネットワーク管理ビットを使って同期化と強化が行われる． - コンピューター用語辞典
  • An encoding circuit 61 adds an error correction code to a data unit composed of a plurality of bits and outputs it.
    符号化回路６１は、複数のビットからなるデータユニットに誤り訂正コードを付加して出力する。 - 特許庁
  • When a specific identifier is assigned to each of the N objects, and on the other hand, (N×log_2N) bits become required.
    一方、Ｎ個のオブジェクトそれぞれに固有の識別子を付与すると、（Ｎ×ｌｏｇ_２Ｎ）ビット必要になる。 - 特許庁
  • To provide a floating gate memory array which can store a plurality of bits for each cell and which is operated with a page mode.
    セル毎に複数ビットを記憶でき、ページモードで作動する浮動ゲートメモリアレーを提供すること。 - 特許庁
  • Since only the lower-order bits of a complex baseband signal are converted into soft decision data and a QPSK Viterbi decoding circuit 22 viterbi-decodes the data and a discrimination section 24 applies hard decision to the upper-order bits of the complex baseband signal, the calculation processing time can remarkably be reduced as compared with a case to apply Viterbi decoding to all the bits.
    複素ベースバンド信号の下位側ビットのみを軟判定データに変換してＱＰＳＫ用ビタビ復号回路２２でビタビ復号し、複素ベースバンド信号の上位側ビットは判定部２４にて硬判定を行うため、すべてのビットについてビタビ復号を行う場合に比べて、計算処理時間を大幅に短縮できる。 - 特許庁
  • The matrix is padded with padding bits based on a particular paging scheme to support variable frame rates.
    マトリクスは可変フレーム・レートをサポートするために特定のページング・スキームに基づくパッディング・ビットでパッドされる。 - 特許庁
  • To record magnetic information even if a core width of a recording magnetic head is wider than recording bits in patterned media.
    パターンドメディアにおいて、記録ビットよりも記録磁気ヘッドのコア幅が大きくても、記録を可能とする。 - 特許庁
  • A current supply circuit 10 includes a bit select circuit 40 selectively outputting even-numbered bits or odd-numbered bits of eight bit image data DIN in accordance with a control signal SD, and supplies a gray-scale current Idat corresponding to the bits outputted from the bit select circuit 40 to a pixel 100.
    電流供給回路１０は、制御信号ＳＤに応じて、８ビットの画像データＤＩＮの偶数ビットおよび奇数ビットの一方を選択的に出力するビット選択回路４０を含み、ビット選択回路４０から出力されたビットに応じた階調電流Ｉｄａｔを画素１００へ供給する。 - 特許庁
  • The data are subjected to an IDCT 213 and then rounded by 8 bits, and image data of decoding result is outputted.
    ＩＤＣＴ部２１３等を経た後、８ビットに丸めて復号結果の画像データを出力する。 - 特許庁
  • The pilot conversion part 7 performs symbol rotation on the basis of a bit pattern for transmission of only CRC bits.
    パイロット変換部７はCRC ビットだけを送信した場合のビットパターンに基づきシンボルのローテーションを行う。 - 特許庁
  • A code word 11 for angle measurement expressed by slits arranged in the circumferential direction of the disk includes a code word 18 for angle information consisting of (10, 6) abbreviated hamming code having six angle information bits 12 showing angle information and four check bits 14 for detecting and correcting a reading error of the angle information bits.
    ディスクの周方向に沿って配置されたスリットにより表わされる測角用符号語１１は、角度情報を表わす６ビットの角度情報ビット１２、角度情報ビットの読み誤りを検出して訂正する４ビットの検査ビット１４からなる（１０，６）短縮ハミング符号からなる角度情報用符号語１８を含む。 - 特許庁
  • To provide a bit protective circuit which prevents the increase of a circuit scale accompanying the number of bits and also has high versatility.
    ビット数に伴う回路規模の増大を防止し、かつ汎用性の高いビット保護回路の提供。 - 特許庁
  • Public Release of the "2013 Report on Compliance by Major Trading Partners with Trade Agreements - WTO, FTA/EPAs, and BITs" and "METI Priorities Based on the Report"
    不公正貿易報告書及び経済産業省の取組方針を取りまとめました - 経済産業省
  • From the perspective of security, it is strongly recommended that modulus parameter n = pq of 1024 bits or more be used.
    安全性の観点から法パラメータ n = pq のサイズは 1024 ビット以上のものを利用することを強く推奨する。 - 経済産業省
  • Most BITs provide that each panel (or arbitral panel) shall, in its own discretion, determine the rules of procedures on a case by case basis. Some BITs, however, provide that the rules of procedures shall be adopted from a third party (for example, some of the BITs entered into by the United States provide that the arbitration procedures articulated therein follow the applicable UNCITRAL rules).
    BIT においても、第三者機関が定立した検討手 続を利用するとした協定は少なく（米国を締約国 とする協定の一部に、仲裁手続はUNCITRAL の ルールに依るとの規定がある）、各パネル又は仲裁 廷が、当該手続限りのものとして手続ルールを定 めるとしている協定が大多数を占める。 - 経済産業省
  • In a virtual ground memory cell array, storage states of an initial step and a final step of respective bits are discriminated.
    仮想接地メモリセルアレイにおいて、各ビットの初期段階と終止段階との記憶状態を判定する。 - 特許庁
  • The scope of “investments” covered by BITs is wide, and does not necessarily require crossborder transfer of capital.
    BIT の対象となる「投資財産」の範囲は広く、国境を越えた資本移動を必ずしも要しない。 - 経済産業省
  • To provide a non-volatile multi-level memory in which 3 bits/1 cell and defect relieving are realized with a simple circuit.
    ３ビット／１セル化と欠陥救済を簡単な回路で実現した多値不揮発性メモリを提供する。 - 特許庁
  • To provide a main storage device to enable correction a failure of one chip of a storage element with the number of redundant bits smaller than the number of originally required redundant bits to correct the failure one chip of the storage element.
    記憶素子1チップの障害を訂正するために本来必要な冗長ビットの数よりも少ない冗長ビット数で、記憶素子1チップの障害を訂正することを可能とする主記憶装置を提供する。 - 特許庁
  • After a bit arrangement creation means 70 adds an error detection bit (an eighth bit) (a), and adds bits in which first to seventh bits are reversed and the eighth bit is copied (b), to additional information to be embedded.
    埋め込むべき付加情報に対して、ビット配列作成手段７０が誤り検出ビット（第８ビット）を付加した後（ａ）、第１〜第７ビットを反転したビットと、第８ビットを複写したビットを付加する（ｂ）。 - 特許庁
  • In this system, when a Wyner-Ziv frame is input from an information source at an encoder side, the frame is divided into bit planes, syndrome bits are generated corresponding to the bit planes, and the syndrome bits and the bit planes are transmitted to a decoder side in parallel.
    本発明は、エンコーダ側において、Wyner-Zivフレームが情報源から入力されると、ビットプレーンに分割し、ビットプレーンに対するシンドロームビットを生成し、該ビットプレーンと共にデコーダ側に並列に送信する。 - 特許庁
  • The bits are formed like an almost conical shapes, and circumferentially arranged at predetermined angular intervals so that an axis of each of the bits 20, 22 is oriented in a center axis direction.
    ビットは、概略円錐形状に形成され、掘進機本体の中心軸に対して、各ビット２０，２２の軸心が中心軸方向を指向するようにして、周方向に沿って所定の角度間隔で配置されている。 - 特許庁
  • An image generation unit performs seudo-halftone processing for source image data to generate processed image data, supplies a specified number of high-order bits to the display unit side, and stores low-order bits in a 1st memory (24).
    画像生成ユニットでは、原画像データに対して疑似中間調処理を行い、処理画像データを生成して所定ビット数の上位ビットを表示ユニット側へ供給し、下位ビットを第１メモリ（２４）に記憶する。 - 特許庁
  • A counter A1 for processing low-order n-bits is provided as a component of a bipolar side being a high speed operating section and a counter B1 for processing high-order m-bits and a timing correction and adjustment circuit Z are provided as components of a MOS side being a low speed operating section.
    高速動作部であるバイポーラ側の下地に下位ｎビット用のカウンタＡ１を設け、低速動作部であるＭＯＳ側の下地に上位ｍビット用のカウンタＢ１とタイミング補整回路Ｚを設ける。 - 特許庁
  • When the number of bits of data to be received is set in a number of bit setting register 2, reception clocks mutually independent on each reception register 5, 6, 7, and 8 are generated according to the number of bits from a reception clock generating circuit 3.
    受信するデータのビット数をビット数設定レジスタ２に設定すると、受信クロック発生回路３からそのビット数に応じて各受信レジスタ５、６、７、８に互いに独立した受信クロックが発生される。 - 特許庁
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