「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 31 32 33 34 35 36 37 38 39 .... 123 124 次へ＞- The controller has a first parity generator for generating the horizontal parity bits, a second parity generator for generating the vertical parity bits, a horizontal error bit identification part for using the horizontal parity bits, a vertical error bit identification part for using the vertical parity bits, and a bit correction part for correcting the storage data in response to signals from the horizontal/vertical error bit identification parts.
上記コントローラは、上記水平パリティビットを生成する第１パリティ生成器と、上記垂直パリティビットを生成する第２パリティ生成器と、上記水平パリティビットを用いる水平方向誤りビット特定部と、上記垂直パリティビットを用いる垂直方向誤りビット特定部と、上記水平／垂直方向誤りビット特定部からの信号により上記記憶データの訂正を行うビット訂正部とを有する。 - 特許庁 - To reduce a magnetic interference between recording bits while securing a guard band region without performing any physical process.
物理加工を行うことなくガードバンド領域を確保し、記録ビット間の磁気干渉を低減する。 - 特許庁 - Thus, the selector 40 selects and outputs a frequency setting value in lower-digit 12 bits.
これにより、セレクタ４０から下位４桁の１２ビットの周波数設定値が選択されて出力される。 - 特許庁 - Prescribed clearance Δ is arranged between the adjacent first to eighth cutter bits 24-1 and 24-8.
隣接する第１〜第８カッタビット２４−１〜２４−８間には、所定の間隙Δが設けられている。 - 特許庁 - Based on the number of multi-level bits, conversion is performed in order in units of pixels while using bit information of a conversion pattern.
多値のビット数に基づき、変換パターンのビット情報を用いて画素単位で順に変換する。 - 特許庁 - To reduce the number of the least significant bits in a compression data set and to improve rate/distortion ability at the same time.
圧縮データセット中の最下位ビット数を削減し、同時にレート・歪み性能を向上させる。 - 特許庁 - The least common multiple of the number of bits in the direction intersecting the reading direction perpendicularly and "8" is calculated (S2).
読み出し方向と直交する方向のビット数と「８」との最小公倍数を算出する（Ｓ２）。 - 特許庁 - The memory cell has a pair of floating gates and the data of 2 bits or more can be rewritably held.
メモリセルは、１対のフローティングゲートを有し、２ビット以上のデータを書き替え自在に保持することができる。 - 特許庁 - A discriminating section 11 is constituted of a plurality of two bits comparators 12a-12d and a discriminating circuit 13.
判定部１１は、複数の２ビット比較器１２ａ〜１２ｄ及び判定回路１３で構成される。 - 特許庁 - To minimize the loss of precision of Viterbi likelihood even when the number of bits of Viterbi likelihood is reduced.
ビタビ尤度のビット数を削減する場合であっても、ビタビ尤度の精度が低下することを抑えること。 - 特許庁 - At the time of calling the registered data, the registered data of the memory channel whose flag bits are written with the data which are '1'.
登録データを呼出す場合は、フラグビットにデータが“１”で書込まれたメモリチャネルの登録データを読出す。 - 特許庁 - A bit reserver level setting means 108 is provided to set a bit reserver level 'a', which is a target value of the number of bits to be stored in a bit reserver 106 in an adaptable manner, from a transmission bit rate 'b', the number of bits stored in a bit reserver 106 and the number of request bits necessary to code a present process frame.
伝送ビットレートｂとビットリザーバ１０６に蓄えられているビット数と現在の処理フレームを符号化するのに必要な要求ビット数から、ビットリザーバ１０６に蓄えておくビット数の目標値であるビットリザーバレベルａを適応可能に設定するビットリザーバレベル設定手段１０８を設けている。 - 特許庁 - All the bits are not saved into the memory 18 for all channels but partial bits are reduced for a channel of which the signal-to-noise ratio meets a predetermined condition, and the remaining bits are saved into the memory 18, thereby reducing the capacity of the memory 18 to be used for saving data of each channel.
全てのチャンネルに対して全てのビット数をメモリ１８へ退避するのではなく、信号雑音比が所定の条件を満たすチャンネルに対しては一部のビット数を削減して残りのビット数をメモリ１８へ退避することで、各チャンネルのデータを退避する際に使用するメモリ１８の使用量を削減する。 - 特許庁 - Fields 52, 59 and 60 are provided to assign the three operations at the maximum to the command 50 having 32 bits of length.
３２ビット長の命令５０に最大３個のオペレーションを指定するフィールド５２、５９、６０を設ける。 - 特許庁 - Similarly a voltage corresponding to the low-order four bits of the data to be converted is applied to an operational amplifier 7.
同様に、被変換データの下位４ビットに対応する電圧が演算増幅器７へ印加される。 - 特許庁 - Each bit of the sensitivity mask data may indicate the usage of one or more bits of the data from the memory.
感度マスク・データの各ビットがメモリからのデータの１つまたは複数のビットの使用状態を示す。 - 特許庁 - The register 3 uses a ninth bit for judging positive or negative, and uses remaining bits for comparison in the counter 5.
レジスタ３は９ビット目を正負判定用とすると共に残りのビットをカウンタ５での比較用とする。 - 特許庁 - In the additional mapping section 63a, the number of bits of input information is less than that of the other mapping sections 61, 62.
付加マッピング部６３ａは、他のマッピング部６１，６２よりも入力される情報のビット数が少ない。 - 特許庁 - To provide technology for reducing crosstalk between bits in optical fiber communication with 4-level FSK.
４値ＦＳＫによる光ファイバ通信においてビット間のクロストークを低減する技術を提供する。 - 特許庁 - Thereby, output of bits other than the prescribed bit in an output pad PA is kept at Hi-Z.
これにより、出力パッドＰＡにおける前記所定のビット以外の出力をＨｉ−Ｚに維持する。 - 特許庁 - The identifier of the permutation pattern can be represented with (log_2N!) bits when N objects are present.
この置換パターンの識別子は、Ｎ個のオブジェクトが存在する場合に、（ｌｏｇ_２Ｎ！）ビットで表現できる。 - 特許庁 - A numeric value Xtk is generated from the six lowest bits of the X-coordinate Xt of the macro-block to be encoded.
符号化対象マクロブロックのＸ座標Ｘｔの下位６ビットから数値Ｘｔｋを生成する。 - 特許庁 - A numeric value Ytk is generated from the six lowest bits of the Y-coordinate Yt of a macro-block to be encoded.
符号化対象マクロブロックのＹ座標Ｙｔの下位６ビットから数値Ｙｔｋを生成する。 - 特許庁 - When performing the digital gain-up, the imaging apparatus transfers only required low-order bits corresponding to the gain amount (S5).
デジタルゲインアップを行う場合、撮像装置は、ゲイン量に応じて必要な下位ビットのみ転送する（Ｓ５）。 - 特許庁 - The local vertex positions and vertex indices may use a small number of bits that are encoded in bit strings.
ローカル頂点位置および頂点インデックスは、ビット列にエンコーディングされた少数のビットを用いてよい。 - 特許庁 - The semiconductor memory has a plurality of memory banks and data buffers for storing information of two or more bits as a storage unit.
２ビット以上の情報を記憶単位として記憶する複数のメモリバンクとデータバッファを有する。 - 特許庁 - "1" is beforehand written into all bits in a low-order counter 2a and counting is conducted from bit OFF (1→0).
下位カウンタ２ａは、予め全ビットに「１」を書き込んでおき、ビットＯＦＦ（１→０）によりカウントを行う。 - 特許庁 - A coefficient bit modeling section 266 receives the 8-bit image data and the 3-bit tag data respectively outputted from the reversible wavelet transform section 278-1 and a quantization section 264 by regarding the data as a sub band coefficient by each code block whose bit depth is 11-bits being a sum of the number of bits of the image data and the number of bits of the tag data.
可逆ウェーブレット変換部２７８−１及び量子化部２６４がそれぞれ出力する８ビットの画像データ及び３ビットのタグデータを、係数ビットモデリング部２６６は、画像データのビット数とタグデータのビット数との和である１１ビットをビット深度とするコードブロックごとのサブバンド係数とみなして受入れる。 - 特許庁 - An entry (ERY) including multiple bits of unit cells (UC) each storing data bit is coupled to a match line (ML).
データビットを格納するユニットセル（ＵＣ）を複数ビット含むエントリ（ＥＲＹ）が、マッチ線（ＭＬ）に結合される。 - 特許庁 - The ECC block tests each memory unit (101) by using the entire number of ECC bits usable in an ECC cell.
ECCブロックは、ECCセル内で使用可能なECCビットの全数を使用することによって各メモリユニット(101)をテストする。 - 特許庁 - This resin molding formed with micro-bits is integrally formed of synthetic resin.
マイクロビットを形成した樹脂成形物であり、合成樹脂の一体成形による樹脂成形物である。 - 特許庁 - The data written by the processing part to reassemble the bits in the reverse order is the result of the discrete fast Fourier transformation.
ビット逆順並び替え処理部により書き込まれたデータは離散高速フーリエ変換の結果である。 - 特許庁 - The address setting circuit 4 sets tone color information to high-order 4 bits of an address bus L6 for a PBROM.
アドレス設定回路４は、ＰＢＲＯＭ用アドレスバスＬ６の上位４ビットに音色情報を設定する。 - 特許庁 - The edges of blades for cutter bits 3 for the cutter head 1 are arranged along a projecting arcuate shape D on the excavation side.
カッターヘッド１のカッタビット３の刃先を掘削側に凸の円弧状Ｄに沿った配置とした。 - 特許庁 - In this case, the bits, selected by the first selector and data stored in the register file 102, are variable.
このとき、第１選択器における選択ビット、及びレジスタファイル１０２の格納データは可変である。 - 特許庁 - When its threshold is judged to exist within the noted interval, the number of the holding bits is increased by one.
そして、注目区間内にその閾値が存在すると判定した場合、保留ビット数を１つ増加させる。 - 特許庁 - A data reception part 311 converts the serial signal of each channel into a parallel signal for every M bits.
データ受信部３１１は転送された各チャンネルのシリアル信号をＭビットずつにパラレル変換する。 - 特許庁 - The skew adjustment circuit is provided with a plurality of read data holding circuits provided for respective bits of read data.
スキュー調整回路は、リードデータの各々のビット毎に設けられた複数のリードデータ保持回路を備える。 - 特許庁 - To receive parallel data while synchronizing phases between bits in a system for transmitting the parallel data at a high speed.
パラレルデータを高速で伝送するシステムにおいて、ビット間の位相を同期させながらデータを受信する。 - 特許庁 - In a 2nd display mode, the low-order bits stored in the 1st memory are supplied to the display unit side.
第２の表示モードにおいては、第１メモリに記憶された下位ビットを表示ユニット側へ供給する。 - 特許庁 - A value immediate field is related with the instruction field, and includes an offset value and a first subset of lower-order bits.
即値フィールドが命令フィールドと関連付けられ、オフセット値と下位ビットの第１サブセットとを含む。 - 特許庁 - From the sending node to the receiving node, only t-k bits of the hash value are transferred as truncated hash value.
送信ノードから受信ノードへハッシュ値のｔ−ｋビットのみを打ち切りハッシュ値として転送する。 - 特許庁 - A transfer transistor MTB is connected to a bit line BLB via a write transistor MWB2 that is shared by two bits.
ビット線BLBには、2ビットで共有しているライト用トランジスタMWB2を介し、トランスファトランジスタMTBが接続される。 - 特許庁 - To provide Takoyaki (grilled dumpling with bits of octopus) having a new flavor, a method for producing the same and a sauce for Takoyaki.
新たな食味を有するたこ焼き及びその製造方法並びに、たこ焼き用のタレを提供する。 - 特許庁 - A data packet comprising a first number of bits encoded over a first number of symbols is transmitted to a receiver.
第１の数のシンボルで符号化された第１の数のビットを含むデータパケットをレシーバに送信する。 - 特許庁 - The relay station receives symbols, successfully decodes the information bits from the symbols, determines a spectral efficiency to be used for transferring symbols from the number of coded bits transferred by the transmission source prior the successful decoding of information bits, and transfers symbols using a modulation corresponding to the determined spectral efficiency.
中継局は、シンボルを受信し、シンボルから情報ビットを成功裏に復号し、情報ビットの復号に成功する以前に発信元によって転送された符号化ビットの数から、シンボルを転送するために用いられるスペクトル効率を決定し、決定されたスペクトル効率に対応する変調を用いてシンボルを転送する。 - 特許庁 - In an alternate embodiment, the display time difference is encoded as a power of two to reduce the number of bits transmitted.
他の実施例では、表示時間差は、伝送ビット数を減ずるために２の累乗として符号化される。 - 特許庁 - When the number of matched bits is represented as (i), the packet pair is branched on an (i+1)th stage on the branch path 20A.
一致ビット数をｉで表すと、分流路２０Ａ上の第（ｉ＋１）段でパケットペアが分岐する。 - 特許庁 - An n-bit decoder circuit 103 decodes a frequency division number n preset in a memory 101 into n bits.
記憶装置１０１に設定された分周数ｎをｎビットデコード回路１０３でｎビットにデコードする。 - 特許庁 - Plural composite check bits are used for detecting the bit position of a bit error in the composite sub-block.
複数の複合チェックビットは、複合サブブロック内のビットエラーのビット位置を検出するために使用される。 - 特許庁
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