「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 30 31 32 33 34 35 36 37 38 .... 123 124 次へ＞- A selector 30 receives the n bits internal repair signal Si generated by the repair signal generation portion 10 and an n bits external repair signal Se input from outside, and outputs whichever selected.
セレクタ３０は、リペア信号生成部１０により生成されたｎビットの内部リペア信号Ｓｉと、外部から入力されるｎビットの外部リペア信号Ｓｅを受け、選択されたいずれかを出力する。 - 特許庁 - In the case that the number of different bits is smaller than the number of identical bits, the data comparison circuit 30 outputs a first discrimination signal S for instructing the non-inversion of the second input data to a data transfer circuit 12.
異なるビット数が同一のビット数より少ない場合、データ比較回路３０は、第２入力データの正転を指示する第１判別信号Ｓをデータ転送回路１２に出力する。 - 特許庁 - Then, an encoder 15 performs bit allocation (many bits are allocated when an evaluation value is large, and reduced bits are allocated when an evaluation value is small) on the basis of the evaluation value to perform rate control.
そして、符号化器１５が、その評価値に基づいてビットの割り当て（評価値が大きい場合は多くのビット割り当て、評価値が小さい場合は少ないビット割り当て）を行いレート制御を行う。 - 特許庁 - The extraction processing part 502 extracts partial areas at search positions corresponding to the second bits among positions in a continuous search order among the images for search for each second bits to be sequentially generated.
抽出処理部５０２は、順次生成される第２ビット毎に、探索対象画像の中の連続的な探索順の位置のうち、第２ビットに対応した探索位置で部分領域を抽出する。 - 特許庁 - Further, the main CPU 31a OR-processes bits in specific areas in the high byte data and in the low byte data, and OR-processes the bits in the remaining areas to generate symbol display data.
さらに、メインＣＰＵ３１ａは、上位バイトデータと下位バイトデータとで、特定領域のビット同士をオア処理するとともに、残りの領域のビット同士をオア処理し、図柄表示データを生成する。 - 特許庁 - A conversion circuit 4-1 converts data comprising k bits (a natural number of 3 or more; k<=n) stored in the memory cell array to data comprising h bits (a natural number of 2 or more; k<=h), based on a conversion rule.
変換回路４−１は、メモリセルアレイに記憶するｋビット（ｋ＜＝ｎで、３以上の自然数）からなるデータを、変換則に基づき、ｈビット（ｋ＜＝ｈで、２以上の自然数）のデータに変換する。 - 特許庁 - A coding section 40 codes the pixel values in 16 bits expressionable of a range from -0.5 to 7.5 by using 8 bits expressionable of a range from 0.0 to 1.0 on the basis of the adjusted conversion function.
符号化部４０は、調整された変換関数に基づいて、−０．５から７．５までの範囲を表現しうる１６ｂｉｔの画素値を、０．０から１．０までを表現しうる８ｂｉｔで符号化する。 - 特許庁 - Packing conversion wherein elimination is performed except the picture element effective bits I and mutual picture elements of the picture element effective bits I are subjected to packing is performed to picture elements of the intermediate line data, and output line data DO are produced (Fig. 1 (c)).
その中間ラインデータの画素に対して、画素有効ビットＩ以外を削除し、画素有効ビットＩの画素同士をパッキングするパッキング変換を施し出力ラインデータＤＯを生成する（図１（ｃ））。 - 特許庁 - Audio signals of respective series are divided by an X input voice word division part 18-1 and a Y input voice word division part 18-2 into subwords of (p) bits specified within the prescribed number of bits.
各系統の音声信号をＸ入力音声ワード分割部１８−１及びＹ入力音声ワード分割部１８−２にて規定ビット数内で特定したｐビットの複数サブワードに分割する。 - 特許庁 - An excavation control device 47 determines the soil stratum at the cutting face side of the shield machine 1 based on each distortion value of the cutter bits 30 detected by the distortion gauges 41 and a position of the cutter bits 30.
掘進管理装置４７では、歪ゲージ４１で検出される各カッタビット３０の歪値と、カッタビット３０の位置に基づいて、シールド掘進機１の切羽側における土層を判定する。 - 特許庁 - The permutation code is changed for each OFDM so as to reduce the possibility that successive data bits of an input data stream or data bits close in order to each other are mapped to the same sub-carrier signal.
また置換コードは、入力データストリームにおける連続したデータビット又は順序の近いデータビットが同じサブキャリア信号にマッピングされる可能性を低減するために、ＯＦＤＭ毎に変更する。 - 特許庁 - The speech compression system circuit 12 is always monitoring the bits 102 for starting synchronous compression coding, and when the circuit finds the bits 102, it starts the coding process to the speech baseband signal 101.
音声圧縮系回路１２はこの同期圧縮符号化スタートのためのビット１０２を常に監視しており、このビット１０２を見つけると、音声ベースバンド信号１０１に対する符号化処理をスタートする。 - 特許庁 - In the case that the FCI 'm'-bits are not set, the signal transfer point 10 sets the FCI 'm'-bits to '1' before usual processing is performed if a database inquiry signal is not active.
ＦＣＩ「ｍ」ビットが設定されていない場合、信号転送ポイント１０は、データベース問合せ信号が活動化していないなら、通常の処理を行う前にＦＣＩ「ｍ」ビットを１に設定する。 - 特許庁 - A data string stored in each address consists of a data area of the fixed number of bits for storing compressed waveform data and an auxiliary information area of the fixed number of bits for storing auxiliary information.
さらに、各アドレスに記憶されたデータ列が、圧縮波形データを記憶する固定されたビット数のデータ領域と、副情報を記憶する固定されたビット数の副情報領域から構成されている。 - 特許庁 - The reception data selection section 16 receiving the discrimination timing signal 22 checks a bit of the parallel data outputted from the shift register 14 to detect bits where a plurality of number or over of same logical bits are consecutive.
受信データ選択部16では、判断タイミング信号22が入力されると、シフトレジスタ14から出力されるパラレルデータのビットを調べ、同一の論理値のビットが所定数以上連続するビットを検出する。 - 特許庁 - The recording/reproducing head is capable of highly accurately forming a minute magnetic domain on the magnetic recording medium, and thus the magnetic recording device having a very high density exceeding 40 G bits/inch2 (approximately 6.20 G bits/cm2) is provided.
かかる記録再生ヘッドは磁気記録媒体に微小な磁区を精度良く形成できるので、４０Ｇｂｉｔｓ／ｉｎｃｈ^２（約６．２０Ｇｂｉｔｓ／ｃｍ^２）を越える超高密度な磁気記録装置を提供できる。 - 特許庁 - A single bank output section (x bits) 3 is divided into (n) parts and interleave access is performed, while plural interleave access circuit means 4 in which output can be performed from the bank output section with several kinds of the number of bits is provided.
単一のバンク出力部（xビット）３をｎ分割してインタリープアクセスするとともに、バンク出力部から数種類のビット数で出力できるような複数のインタリープアクセス回路手段４を備える。 - 特許庁 - Bits of desired values in the position of a second set are stored in places (220-1 to 220-X in the monitor RAM) having the addresses formed by bits of desired values in the position of a first set.
第２セットの位置における所望値のビットが第１セットの位置における所望値のビットにより形成されるアドレスを有する場所（モニタＲＡＭの）（２２０-１，．．．，２２０-Ｘ）に格納される。 - 特許庁 - When the number of bits of one pixel is denoted as p, the number of bits per memory access is denoted as m and a common multiple of p and m is denoted as c, after storing data for c/m in the main scanning direction in the buffer, the data is read from the buffer.
１画素のビット数をｐ、メモリアクセス単位のビット数をｍ、ｐ及びｍの公倍数をｃとすると、バッファに主走査方向ｃ／ｍ分のデータを格納した後に、そのバッファより読み出す。 - 特許庁 - A pattern conversion section 32 converts data whose basic data length is 2-bits fed to a DSV (Digital Sum Value) control bit decision/ insertion section 31 into a variable length code whose basic code length is 3-bits according to a conversion table.
パターン変換部３２は、変換テーブルに従って、DSV制御ビット決定・挿入部３１に供給された基本データ長が２ビットのデータを、基本符号長が３ビットの可変長符号に変換する。 - 特許庁 - When a CPU 11 sets a data value of the specified bits of a TIER register 14 into '0', a write cycle to write the '0' setting data in which only the object bits are turned into '0' is performed by outputting a '0' setting address TIER0W.
ＣＰＵ１１が、TIERレジスタ１４の指定ビットのデータ値を“０”にセットする場合は、その対象ビットのみを“０”にした“０”セット用データを書き込むライトサイクルを“０”セット用アドレスTIER0Wを出力して行う。 - 特許庁 - Three bits of the high-order are allocated to color adjustment, magnification variation, and background composition, and flags are set to respective bits according to specification of an inhibition rule.
この上位４ビットのうち３ビットはそれぞれ色調整を許可するか、変倍を許可するか、背景合成を許可するか、に割り当てられており、禁則ルールの指定に応じてそれぞれのビットにフラグが立つ。 - 特許庁 - The storage data of the memory cells 130 of n bits at the specific storage section are supplied to the addition sections 140_0 to 140_n-1 via the sensing amplifiers SA_0 to SA_n-1, and input data D_0 to D_7 can be added to the bits.
加算部１４０_0〜１４０_n-1に所定の記憶部のｎビットのメモリセル１３０の記憶データをセンスアンプＳＡ_0〜ＳＡ_n-1を介して供給し、これに入力データＤ_0〜Ｄ_7を足し込むことができる。 - 特許庁 - In each display control data to compose display control command data, information concerning a pattern control is set in bits 0-3, and information concerning a character and a background is set in bits 4-7.
表示制御コマンドデータを構成する各表示制御データにおいて、ビット０〜３には、図柄制御に関する情報が設定され、ビット４〜７には、キャラクタや背景に関する情報が設定される。 - 特許庁 - When the 1st encoded data length is other than 3 to 6 bits or the 2nd Huffman code is more than 5 bits, a signal Siv indicting that the 2nd decoded data RS2 are invalid is generated.
１つ目の符号化データ長が３〜６ビット以外の場合や、２つ目のハフマン符号が５ビット以上の場合には、２つ目の復号化データＲＳ２が無効であることを示す信号Ｓｉｖが生成される。 - 特許庁 - Also, when the CPU 11 to 13 output a reading signal to acquire the lock, lock bits are read from the lock register 22, and lock bits in a lock status "1" are immediately written in the lock register 22.
また、ＣＰＵ１１〜１３がロックを獲得するために読出信号を出力すると、ロックレジスタ２２からロックビットが読み出されるとともに、直ちにロックレジスタ２２にロック状態「１」のロックビットが書き込まれる。 - 特許庁 - The embedding arithmetic section 59 generates a code X on the basis of LSB side 4 bits of the VQ code supplied from the VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient A, and supplies the code X to the composite section 102.
埋込み演算部５９は、VQコード決定部１０１より供給されたVQコードのLSB側４ビットと予備係数Aからなる４ビットの情報からコードXを生成し、合成部１０２に供給する。 - 特許庁 - Codes of which bits of the Hadamard codes are shifted by the same bit for each code series having the same bit cycle, or codes of which the bits of a PN code are shifted are used as different codes.
符号として、アダマール符号を同一のビット周期を有する符号系列毎に同じビットだけビット移動した符号、あるいは一つのＰＮ符号をビット移動した符号を異なる符号として用いる。 - 特許庁 - The data selector 105 receives the input of two items of data of the equal number of bits as input data 111 and 113 and halves the total number of bits 2N of the inputted two items of data on the basis of a set value α.
データセレクタ（１０５）は、ビット数が等しい２つのデータを入力データ（１１１，１１３）として入力し、入力された２つのデータの総ビット数（２Ｎ）を設定値（α）に基づいて２分する。 - 特許庁 - A host address comparison section 14 compares high-order bits up to bits higher by one digit from a distance (difference) of both a read address 21 at all times and a write address 22 causing an initializing condition.
上位アドレス比較部１４は、読み出しアドレス２１および書き込みアドレス２２のうち、イニシャライズ条件となる両アドレスの距離（差分）より１桁上のビットまでの上位ビットを常に比較している。 - 特許庁 - A shift selector 33 selects and fetches a state in which the key data stored in the above register 32 are circulation-shifted to the left by 15 bits or 17 bits, and stores the state in the above register 32 again.
シフトセレクタ３３が、上記レジスタ３２に格納された鍵データを１５ビット又は１７ビット左循環シフトしたいずれかの状態を選択して取り出し、上記レジスタ３２に再び格納する。 - 特許庁 - The weight of the metric of a bit having more capabilities of generating errors in the received coded data caused by disturbance in transmission line than other bits in the received coded data is made different from the weight of the metric of the other bits.
受信符号データの各ビットのうち伝送路の外乱により受信符号データに誤りを生じる可能性が高いビットのメトリックの重みを他のビットのメトリックの重みと異ならせる。 - 特許庁 - The semiconductor integrated circuit device is provided with a data bit storage memory (1) for storing data bits, a code bit storage memory (3) for storing code bits, and an ECC circuit (5) for performing error correction by using a data bit and a code bit.
データビットを格納するデータビット格納用メモリ(1)と、コードビットを格納するコードビット格納用メモリ(3)と、データビットとコードビットとを用いて誤り訂正を実行するＥＣＣ回路(5)とを具備する。 - 特許庁 - Next the bits of the (M-1)th parallel data stream are shifted by an amount of one memory element so as to occupy the memory elements connected to each other, and the mutually connected bits are written simultaneously in the (M-1)th resistor.
次に、M-1番目の並列データストリームのビットが相互接続されたメモリ要素を占めるように、1メモリ要素分シフトされ、相互接続されたビットが同時にM-1番目のレジスタへ書込まれる。 - 特許庁 - The embedding arithmetic section 59 generates a code X, on the basis of LSB side 4 bits of the VQ code supplied from the VQ-code decision section 55 and information in 4 bits comprising the preliminary coefficient A, and supplies the code X to the composite section 60.
埋込み演算部５９は、VQコード決定部５５より供給されたVQコードのLSB側４ビットと予備係数Aからなる４ビットの情報からコードXを生成し、合成部６０に供給する。 - 特許庁 - Thus, even when the bit width of parity bits being final bits of caption signal data is narrow, since the data are sampled at the center bit position or the bit position closer to the data front, parity data can accurately be acquired.
したがって、キャプション信号データの最終ビットであるパリティビットのビット幅が狭い場合であっても、ビットの中心位置または前寄りの位置でサンプリングを行うためパリティデータを正確に取得できる。 - 特許庁 - In detecting initial coordinates of both X-coordinate and Y- coordinate with the touch panel 11, 12 bits of a command and full 12 bits of the coordinates are transmitted from A/D converter 12 to a host calculating part 17.
タッチパネル１１による初回の座標の検出に際しては、Ｘ座標及びＹ座標共に、コマンドの１２ビットと座標の全１２ビットをＡ／Ｄ変換器１２からホスト演算部１７へと転送する。 - 特許庁 - The decoder 104 decodes the symbol data of all code words constituting the decoded data and outputs the number N of bits obtained by adding the length of the code words and the length of added bits.
全シンボル生成デコーダ１０４は、符号化データを構成するすべての符号語についてシンボル・データの復号化を行い、その符号語長及び付加ビット長を加算したビット数Ｎを出力する。 - 特許庁 - The subnetwork mask is converted so that the subnetwork of 32 bits of the IP address included in DHCP Offer, DHCP PACK/NACK, for instance, becomes the subnetwork of 24 bits, and the router device is notified.
例えば、ＤＨＣＰ Ｏｆｆｅｒ、ＤＨＣＰ ＰＡＣＫ／ＮＡＣＫ等に含まれるＩＰアドレスの３２ビットのサブネットが、２４ビットのサブネットになるようにサブネットマスクを変換してルータ機器に通知する。 - 特許庁 - Also, to simplify the logic of the OFDM system, the data bits transmitted from an interleaver go through fast Fourier transform (FFT) mapping, and the FFT mapped data bits are modulated.
さらに、直交周波数分割多重システムにおけるロジックを単純化するために、インタリーバから伝達されたデータビットを高速フーリエ変換（ＦＦＴ）マッピングし、ＦＦＴマッピングを行ったデータビットを変調する。 - 特許庁 - Next, quantization indexes exceeding the value of 2B are shifted downward by B bits, 0 are set to all undecoded bits, and inverse quantization is performed to the entire quantization indexes (S 107).
次に、値が２＾Ｂを超える量子化インデックスを下方向にＢビット分シフトし、復号されなかったビットには全て０が設定され、全量子化インデックスに対して逆量子化を行う（Ｓ１０７）。 - 特許庁 - The term, bit pattern representing a sequence of bits in a memory, a communications channel or some other device, is used to contrast with some higher level interpretation of the bits such as an integer or an image.
ビットパターンという用語は,メモリ,通信チャネル,または何かほかのデバイスにおけるビット順序を表すが,これは整数や画像など,さらに高いビット概念の使用と対照させて使われる． - コンピューター用語辞典 - When less than the threshold TH (No in step S27), a number providing a smallest sum of the number of encoding bits and the number of overhead bits of the DCT block is selected as the encoding mode (steps S29 to S32).
一方、前記閾値ＴＨ以下の場合には（ステップＳ２７が否定）、ＤＣＴブロックの符号化ビット数と、オーバヘッドビット数との和が小さいものを符号化モードとして決定する（ステップＳ２９〜Ｓ３２）。 - 特許庁 - The embedding arithmetic section 57 generates a code Y, on the basis of MSB side 4 bits of a VQ code supplied from a VQ-code decision section 55 and information in 4 bits comprising the preliminary coefficient D, and supplies the code Y to a composite section 60.
埋込み演算部５７は、VQコード決定部５５より供給されたVQコードのMSB側４ビットと予備係数Dからなる４ビットの情報からコードYを生成し、合成部６０に供給する。 - 特許庁 - An adding means 17 adds image data of the predetermined number of times of scanning after A/D conversion every pixel without any size error using the number of bits larger than the number of output bits of the A/D converter 14.
加算手段１７は、Ａ／Ｄ変換後の上記所定回数分の画像データを画素毎に、Ａ／Ｄ変換器１４の出力ビット数以上のビット数を用いて桁あふれなく加算する。 - 特許庁 - In this case, bit position information for inserting the dummy bits is preliminarily shared at both transmission/reception sides, or inserted into a header attached to the data at the transmission side so that the insertion of the dummy bits can be recognized at the reception side.
この際ダミービットを挿入するビット位置情報を送受信側双方であらかじめ共有するか、送信側でデータに付随するヘッダ等に入れることにより受信側で認識する。 - 特許庁 - the comparison results "00", "01", or "10" are stored in a shift register as contents which have the high-order bits added to the least significant digit bit of the stored value obtained so far and include the low-order digit bits as the least significant bit.
前記した比較結果「００」、「０１」、「１０」はシフトレジスタに格納するが、その上位ビットは前回までの格納値の最下位ビットに加算し、その下位ビットを最下位ビットとする内容に更新する。 - 特許庁 - A selector 226 selects the number of bits of an index address according to the stored contents of a selector control register 220 to store as instruction to change the number of bits of he index address from a processor which is not illustrated.
セレクタ２２６は、図示しないプロセッサからのインデックスアドレスビット数を変更するために指示を記憶するセレクタコントロールレジスタ２２０の記憶内容に応じて、インデックスアドレスのビット数を選択する。 - 特許庁 - The receiver receiving the first puncture code data inserts dummy bits to the bits of the particular part, decodes the resulting data, checks an error from each bit corresponding to raw data and transmits a retransmission request to the transmission apparatus.
これに対し、受信装置が、特定部分のビットにダミービットを挿入し、復号して、原データの対応する各ビットについて誤り検出をし、送信装置へ再送要求を送信する。 - 特許庁 - The transmitter 1 is equipped with: a first bit generation part 21 for generating bits transmitted by the first wireless scheme; a modulation part 22 for the first wireless scheme for modulating the generated bits into at least multilevel amplitude to generate a wireless signal; a second bit generation part 24 for generating bits to be transmitted by the second wireless scheme; and a bit conversion part 25 for converting the generated bits input to the modulation part 22.
送信装置１は、前記第１の無線方式で送信するビットを生成する第一ビット生成部２１と、該生成されたビットを、少なくとも多レベルの振幅に変調し、無線信号を生成する第１の無線方式用の変調部２２と、前記第２の無線方式で送信するビットを生成する第二ビット生成部２４、該生成されたビットを変換し、変調部２２へ入力するビット変換部２５とを具備する。 - 特許庁
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