「bits」を含む例文一覧(6183)

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  • Input image data consisting of a plurality of (n) bits inputted from outside via an interface means is converted into a plurality of (m) (m<n) bits, which are outputted to a display memory means to be stored there.
    外部よりインターフェース手段を介して入力される複数ｎビットの入力画像データを複数ｍ（ｍ＜ｎ）ビットに変換して、表示メモリ手段に記憶させるように出力する。 - 特許庁
  • The embedding arithmetic section 164 generates a code X, on the basis of LSB side 4 bits of the VQ code from the VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient B, and supplies the code X to the composite section 142.
    埋込み演算部１６４は、VQコード決定部５５からのVQコードのLSB側４ビットと予備係数Bの４ビットの情報からコードXを生成し、合成部１４２に供給する。 - 特許庁
  • The embedding arithmetic section 162 generates a code Y, on the basis of MSB side 4 bits of a VQ code from a VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient E, and supplies the code Y to a composite section 60.
    埋込み演算部１６２は、VQコード決定部５５からのVQコードのMSB側４ビットと予備係数Eの４ビットの情報からコードYを生成し、合成部６０に供給する。 - 特許庁
  • Gamma-correction blocks 160, 190 perform gamma-correction processing and eliminate data bits for a synchronizing signal, in a serial digital interface (HD-SDI) of a HDTV(High Definition Television Receiver) to eliminate data bits from image data.
    ガンマ補正ブロック160,190においてガンマ補正処理を行うとともに、HDTVのシリアルディジタルインターフェース(HD−SDI)における同期信号用のデータビットを、ガンマ補正ブロック160,190において画像データ中から削除する。 - 特許庁
  • The server 300 of this learning support device stores a question, a plurality of bits of solution information related to the question and advice information related to solutions indicated by these bits of solution information into a storage part as question solution data 342.
    サーバ３００は、設問と、該設問に関する複数の解法情報と、この解法情報が示す解法に関するアドバイス情報と、を設問解法データ３４２として記憶する。 - 特許庁
  • The output circuits 20-1 to 20-80 are divided by every 20 bits, and the outputs of the four driving transistors 13-1, 13-2, 13-3, 13-4 are supplied to 20 bits of output circuits, respectively.
    出力回路２０-1〜２０-80を２０ビット毎に分割し、４つの駆動トランジスタ１３-1，１３-2，１３-3，１３-3の出力は、それぞれ２０ビット分の出力回路に供給する。 - 特許庁
  • When cutting off the coding paths by each code block in order to match the number of bits of the code data to the number of assigned bits, the number of bit planes are controlled to be equal between the code blocks.
    コードデータのビット数を割り当てビット数に合わせ込むために、コードブロックごとにコーディングパスを切り捨てる際、ビットプレーン数がコードブロック間で均等になるように制御する。 - 特許庁
  • A transmitter apparatus transmits first puncture code data resulting from masking bits of a particular part of error correction code data with a coding rate of 1/n so as not to transmit the masked bits to a receiver.
    送信装置が、符号化率１／ｎとなる誤り訂正符号データに対して特定部分のビットを送信しないようにマスクして、第１のパンクチャ符号データを受信装置へ送信する。 - 特許庁
  • The pattern generating apparatus generates the parallel PN pattern in k bits (k is an integer for satisfying k>2^n-1) whose period is 2^n-1 bits (n is an integer of 2 or over) synchronously with a reference clock.
    周期が２^ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２^ｎ−１を満たす整数）ビットのパラレルのＰＮパターンを基準クロックに同期して発生させる。 - 特許庁
  • By making a majority decision among values of positions of the same number in three circles, values of respective bits are determined and an error is detected according to whether or not the number of bits of "1" is a predetermined number.
    ３つの円にある同一番号の位置の値の間で多数決を取ることにより、各ビットの値を求め、１であるビットの数が所定数であるか否かによりエラー検出をする。 - 特許庁
  • Thus, a number of conversion bits of the 2nd AD converter 17 of the cyclic type in the poststage is set smaller than a number of conversion bits of the 1st AD converter 12 in the prestage.
    このように、前段ステージの第１ＡＤ変換回路１２の変換ビット数より、サイクリック型の後段ステージの第２ＡＤ変換回路１７の変換ビット数のほうを少なく設定する。 - 特許庁
  • In the present architecture, data bits to be transmitted are first encoded by a generation polynomial and a resultant parity bit is set after the data bits and sent out together.
    本発明のアーキテクチャでは、始めに被送信データビットを生成多項式によりエンコードするとともに、それにより発生したパリティビットを該データビットの後にセットして共に送出する。 - 特許庁
  • CCD-RAW data outputted from a CCD as data of 12 bits per pixel are recorded in a memory 58 as data of 2 bytes containing invalid data in low-order 4 bits.
    １画素当たり１２ビットのデータとしてＣＣＤから出力されるＣＣＤ−ＲＡＷデータは下位４ビットに無効データを含む２バイトのデータとしてメモリ５８に記録される。 - 特許庁
  • The modulator creates two separate pulse streams (one pulse stream comprising odd number of bits and the other comprising even number of bits of the data stream) using a half pulse generator.
    この変調器は、２つの別個のパルスストリーム（一方のパルスストリームは、奇数ビットからなり、他方のパルスストリームはデータストリームの偶数ビットからなる）を、２分の１パルスジェネレータを使用して生成する。 - 特許庁
  • Thus, the phases of address data (channel bit data) and the frequency modulated waves match, the identification of the boundary part of the bits is facilitated and the erroneous detection of address data bits is prevented.
    これにより、アドレスデータ（チャンネルビットデータ）と周波数変調波の位相が一致し、そのビットの境界部の識別が容易となり、アドレスデータビットの誤検出を防止することができる。 - 特許庁
  • A calculation section 1a calculates the number of outputs obtained by continuously outputting bits of input data when the number of punctures of the input data is smaller than the number of residual bits after the punctures.
    算出部１ａは、入力データのパンクチャ数がパンクチャ後の残留ビット数より小さい場合、入力データのビットを連続して出力する出力数を算出する。 - 特許庁
  • To provide an A/D (analog/digital) conversion circuit capable of outputting the digital signals of bits more than the output bits of an A/D converter.
    本発明の課題は、Ａ／Ｄ変換器を利用し当該Ａ／Ｄ変換器の出力ビット数より多ビットのデジタル信号を出力することが可能なＡ／Ｄ変換回路を提供することである。 - 特許庁
  • Further, the D/A conversion circuit has a first D/A conversion circuit for performing D/A conversion of high order bits and a second D/A conversion circuit for performing D/A conversion of low order bits.
    さらにＤ／Ａ変換回路は、上位ビットのＤ／Ａ変換を行う第１のＤ／Ａ変換回路と、下位ビットのＤ／Ａ変換を行う第２のＤ／Ａ変換回路とを有する。 - 特許庁
  • Address post-swizzle circuits 335_0 - 335_3 use the address bits having been adjusted to generate sub-channel address bits for the N sub-channels according to the access control signal and sub-channel identifiers.
    アドレス後スウィズル回路３３５_０〜３３５_３は、調整済みアドレスビットを用い、アクセス制御信号およびサブチャネル識別子に従い、Ｎ個のサブチャネルに対するサブチャネルアドレスビットを生成する。 - 特許庁
  • When the number of encoded bits exceeds the number of designated bits that can be used for encoded data, a repetitive rate control loop controls the quantization parameter and a quantization step size.
    繰り返しのレート制御ループが、符号化されるビット数が符号化されるデータに利用可能な指定のビット数を超えると、量子化パラメータおよび量子化ステップサイズを調節する。 - 特許庁
  • To store a plurality of input bits, the bits are mapped to a corresponding programmed state of one or more memory cells and the cell(s) is/are programmed to that corresponding programmed state.
    複数の入力ビットを記憶するために、ビットは、１つ又は複数のメモリセルの対応するプログラム状態に写像され、セルはその対応するプログラム状態にプログラムされる。 - 特許庁
  • Focusing on investment treaties, there were purportedly 2,495 BITs in the world as of the end of 2005. As of June 2006, Germany, the United Kingdom, the United States and China have entered into 135, 105, 46 and 115 BITs respectively.
    投資協定についてみると、二国間投資協定（BIT）は、2005年末現在、世界に2,495あると言われ??、2005年６月現在、ドイツは135、イギリスは105、米国は46、中国は115のBITを締結している??。 - 経済産業省
  • On the basis of the an operated bit stuffing (bit unstuffing) position, bits are inserted (deleted) and on the basis of the cumulative value of the number of overflowing (compressed) bits, the ranger of parallel data to be outputted is determined.
    演算されたきビットスタッフィング（ビットアンスタッフィング）位置に基づきビットを挿入（削除）し、あふれ（縮み）ビット数の累積値に基づき出力すべきパラレルデータの範囲を決定する。 - 特許庁
  • An error correction unit 210 is one area in a page where the number of error bits is small, and an error correction unit 220 is one area in a page where the number of error bits is large.
    誤り訂正単位２１０は誤りビットの個数が少ないページ内の一領域であり、誤り訂正単位２２０は誤りビットの個数が多いページ内の一領域である。 - 特許庁
  • Transmission data, n rows by m columns, are transmitted, in such a manner that vertical parity bits as to the horizontal parity bits of each row are added to at least one of n rows.
    ｎ行×ｍ列の送信データは、その各行についての水平パリティビットについての垂直パリティビットがそのｎ行の内の少なくとも１行に付加されて送信される。 - 特許庁
  • Image data which is binary data of 1,800 dpi is divided to every three bits (or every two bits), and inputted from an input part 11 to a gradation setting part 12 and a printing position control part 13.
    １８００ｄｐｉの２値データである画像データが，３ビット（あるいは２ビット）ずつに区切られ，入力部１１から階調設定部１２と印字位置制御部１３とに入力される。 - 特許庁
  • A compression status bit cache provides on-chip availability of compression status bits used to determine how many bits are needed to access a potentially compressed block of memory.
    圧縮状態ビットキャッシュは、メモリの潜在的な圧縮ブロックにアクセスするのにどれほど多くのビットが必要かを決定するのに使用される圧縮状態ビットのオンチップ利用を与える。 - 特許庁
  • When the bit is '0', parity bits are stored on the high-order four-bit side of the parity memory 10, bit when the bit is '1', on the other hand, the parity bits are stored on the low-order four-bit side of the parity memory 10.
    そのビットが“０”のときはパリティメモリ１０の上位４ビット側にパリティビットを格納し、そのビットが“１”のときはパリティメモリ１０の下位４ビット側にパリティビットを格納する。 - 特許庁
  • To provide a wireless tag writing device and a wireless tag reading device capable of determining data with garbled bits as improper data when bits are garbled in a memory of a wireless tag.
    無線タグのメモリ内でビット化けが発生した場合、ビット化けしたデータを不当なデータとして判定することのできる無線タグ書込装置、無線タグ読取装置を提供する。 - 特許庁
  • The chip selection of the AFE 43 is changed from a high level to a low level, upper 8 bits of a fourth channel are outputted in the high level period of a fifth clock, and lower 8 bits are outputted in a low period.
    一方、ＡＦＥ４３のチップセレクトは、ハイからローに変更され、第５のクロックのハイ期間に、第４チャネルの上位８ビットが出力され、ロー期間に、下位８ビットが出力される。 - 特許庁
  • A parity check is made to bit data related to the parity bits and type information bits read by a type reading section 4, and the packages are transferred based on the bit data that has passed the parity check.
    品種読取部４で読み取られた品種情報ビットおよびパリティビットに係るビットデータに対してパリティチェックを行い、パリティチェックを通過したビットデータに基づいてパッケージを移載する。 - 特許庁
  • To provide a filter for preventing production of contour like pattern capable of avoiding a contour like pattern from being produced when an image sampled by a certain number of bits is sampled by the number of bits more than the certain number of bits and image processing or display is applied to the sampled image.
    この発明は、あるビット数で標本化された画像を、それよりも多いビット数で標本化して画像処理または表示を行う場合において、等高線状の模様の発生を回避できる等高線状模様発生防止用フィルタを提供することを目的とする。 - 特許庁
  • An address supply circuit 1 supplies, as addresses, horizontal and vertical addresses of 9 bits to a first hierarchy memory 2 and supplies, as an address, high-order 8 bits except for the least significant bits of the horizontal address or vertical address to a second hierarchy memory 3.
    アドレス供給回路１は、第１階層メモリ２に対して、９ビットの水平アドレスおよび垂直アドレスをアドレスとして供給するとともに、第２階層メモリ３に対して、水平アドレスまたは垂直アドレスそれぞれの最下位ビットを除く上位８ビットをアドレスとして供給する。 - 特許庁
  • A method and a circuit arrangement are provided by means of which less significant bits (L) of a digital data source (DD) is quantized using a pulse density method or a pulse width method, and the quantization result is added to the value of high order bits (H) of the digital data source (DD) with the exception of the maximum value of the high order bits (H).
    デジタルデータソース（ＤＤ）の下位ビット（Ｌ）がパルス密度方法又はパルス幅方法を用いて量子化され、その量子化結果が、上位ビット（Ｈ）の最大値を除いたデジタルデータソース（ＤＤ）の上位ビット（Ｈ）の値に加えられるという手段を用いた方法及び回路装置。 - 特許庁
  • A memory cell of (n) bits in which an address is specified for each plurality of (n) bits unit is sectioned for each n/k (k:2 or more), selected successively every n/k bits, output data of the selected memory cell of the n/k are discriminated by sense amplifiers of n/k pieces, and outputted in serial as read-out data.
    複数ｎビット単位でアドレス指定されたｎビットのメモリセルを、ｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択し、選択された前記ｎ／ｋのメモリセルの出力データをｎ／ｋ個のセンスアンプで判定し、読み出しデータとしてシリアルに出力する。 - 特許庁
  • To provide an audio signal encoding device and an audio signal encoding method by which the number of bits required for encoding is reduced and the deterioration of sound quality is prevented without reducing the number of quantized bits for encoding even if the number of bits lacks as a whole.
    符号化に必要なビット数を減少させることができ、全体としてビット数が不足している場合にも符号化のための量子化ビット数をさらに減少させることなく、音質の劣化を防止することができるオーディオ信号符号化装置およびオーディオ信号符号化方法を提供する。 - 特許庁
  • A small multiplying circuit 4 performs fixed point multiplication by inputting the lower m-n bits of the first m bit fixed point data and the upper m-n bits of the second m bit fixed point data, and outputs the lower m-n bits of the result as a multiplication result Q.
    小乗算回路４は、固定小数点乗算時に、第１のｍビット固定小数点データの下位ｍ−ｎビットおよび第２のｍビット固定小数点データの上位ｍ−ｎビットを入力として乗算を行い、その結果の下位ｍ−ｎビットを乗算結果Ｑとして出力する。 - 特許庁
  • In a 2-bit predecoding system, the address comparison circuit 54 compares 4 bits of the defective predecoding signal PDRA with the 4 bits of the predecoding signal PRA, respectively, and collectively compares a row address signal RA with the defective row address signal DRA in a batch of the 2 bits.
    ２ビットプレデコード方式の場合、アドレス比較回路５４はプレデコード信号ＰＲＡの４ビットと欠陥プレデコード信号ＰＤＲＡの４ビットとをそれぞれ比較することにより、行アドレス信号ＲＡと欠陥行アドレス信号ＤＲＡとを２ビットまとめて比較する。 - 特許庁
  • The gray scale counter 104 can make a frequency of a clock Count-CK of the gray scale counter 104 be lower than a clock used in the gray scale counter to output a counter value of 10 bits, because it is constructed so as to obtain a counter value output of 9 bits compared to higher-order 9 bits of pixel data.
    階調カウンタ１０４は、画素データの上位９ビットの値と比較する９ビットのカウンタ値出力を得る構成とするようにしたため、階調カウンタ１０４のクロックCount-CKを、１０ビットのカウンタ値を出力する階調カウンタで用いるクロックよりも低周波数化することができる。 - 特許庁
  • Then, in the second and subsequent A/D conversion processing, A/D conversion processing is not performed for high-order n bits of the N-bit digital value obtained in the first A/D conversion processing and it is left fixed, and A/D conversion is started from the low-order bits equal to or lower than the (N-n)th bit, that is, from the middle of the bits.
    そして、２回目以降のＡ／Ｄ変換処理では、１回目のＡ／Ｄ変換処理で得たＮビットのデジタル値の上位ｎビットについてはＡ／Ｄ変換処理を行わずにそのまま固定とし、（Ｎ−ｎ）ビット以下の下位ビットから、即ちビットの途中からＡ／Ｄ変換を開始する。 - 特許庁
  • A receiver 20 demodulates the packet signal 31 received from the transmitter 10, and obtains first soft decision data composed of the systematic bits and the redundancy bits, and furthermore, decodes the first soft decision data, and obtains second soft decision data where errors of the systematic bits are corrected.
    受信機２０は、送信機１０から受信したパケット信号３１を復調し、前記組織ビット及び冗長ビットから成る第１の軟判定データを得ると共に、前記第１の軟判定データを復号して、前記組織ビットの誤りを訂正した第２の軟判定データを得る。 - 特許庁
  • A 2N bit signal comprising a basic N bit signal and a signal obtained by inverting each of N bits is inputted and only 1 bit is inverted to output 2N signals where one or a plurality of adjacent N-1 bits among 2N bits is first value and the remainder is a second value.
    基本のＮビットの信号と、Ｎビットの各ビットを反転した信号とからなる２Ｎビットの信号を入力し、１ビットのみを反転することで、２Ｎビットのうち、１つ又は相隣る複数のＮ−１ビットが第１の値とされ、残りが第２の値とされる、２Ｎ通りの信号を出力する。 - 特許庁
  • a) Equipment which uses a digital transmission system and which is designed for use at a general transmission speed exceeding 15 gigabits per second (this is the number of signal bits per unit of time at the highest order multiplexing level (including information bits, line coating and overhead and other additional bits)
    イ　デジタル伝送方式を用いたものであって、一五ギガビット毎秒を超える総合伝送速度（最高位多重化レベルにおける単位時間当たりの信号ビット（情報ビット並びにラインコーティング及びオーバーヘッドその他の付加ビットを含む。）数をいう。）で使用することができるように設計したもの - 日本法令外国語訳データベースシステム
  • a) Those that use a digital transmission scheme and are designed to be capable of using at total transmission rate that exceeds 15 gigabits per second (referring to signals bits per unit time at maximum multiplexing level (including information bits and added bits, such as for line coding and overhead)
    イ　デジタル伝送方式を用いたものであって、一五ギガビット毎秒を超える総合伝送速度（最高位多重化レベルにおける単位時間当たりの信号ビット（情報ビット並びにラインコーディング及びオーバーヘッドその他の付加ビットを含む。）数をいう。）で使用することができるように設計したもの - 日本法令外国語訳データベースシステム
  • A bit allocation determination part 104 integrates allocation bits thereof, and the audio signal of each channel is encoded based on the number of adaptive allocation bits assigned in the adaptive bit allocation control part and the number of fixed allocation bits assigned in the fixed bit allocation control part, in each channel encoding part 105.
    ビット配分決定部１０４がこれらの配分ビットを統合し、各チャネル符号化部１０５において、適応ビット配分制御部で割り当てられた適応配分ビット数と、固定ビット配分制御部で割り当てられた固定配分ビット数とに基づいて、各チャネルのオーディオ信号が符号化される。 - 特許庁
  • The line fail counter CM can read and write information simultaneously and includes: a primary memory 14 which stores content of lower bits of the counted value including a plurality of bits which show the number of fails for each line; and a secondary memory 19 which stores content of the remaining bits of the counted value.
    ラインフェイル計数装置ＣＭは、読み出しと書き込みとを同時に行うことができ、ライン毎のフェイル数を示す複数ビットからなる計数値の下位ビットの内容をそれぞれ記憶する一次メモリ１４と、計数値の残りのビットの内容を記憶する二次メモリ１９とを備える。 - 特許庁
  • A multiplier 12 multiplies the image signals consisting of N bits output from the A/D converter 11 by the correction data consisting of M bits stored in the correction value memory 14a, and outputs an image signal consisting of L bits of which differences between display pixels in the display 17 are corrected.
    乗算器１２はＡ／Ｄ変換器１１から出力されたＮビットからなる映像信号と、補正値メモリ１４ａに記憶されたＭビットからなる補正データとを乗算し、ディスプレイ１７における表示画素間の較差が補正されたＬビットからなる映像信号を出力する。 - 特許庁
  • Upper 10 bits among a set value of 18 bits set to a data register 65 are set to be equal to a starting level VM of a driving waveform, and lower 8 bits are all set to be zero.
    駆動波形生成回路の累算部における複数ビットの累算結果を、フロア信号を用いて所定の設定タイミングにおいて特定の上位ビットで表される値がゼロではなく、特定の上位ビット以外の下位ビットがすべてゼロになるような所定の設定値に設定する。 - 特許庁
  • An embedding means 12 embeds auxiliary information in a part of bits when a signal obtained by coding data based on a sample in which a part of bits is set to zero by each sample by ADPCM and a signal obtained by coding data based on a sample in which a part of bits is set to 1 become the same signal.
    埋込手段１２が、各サンプルごとに、一部のビットを０にしたサンプルに基づくデータをＡＤＰＣＭにより符号化した信号と、一部のビットを１にしたサンプルに基づくデータをＡＤＰＣＭにより符号化した信号とが同じ信号になるとき、一部のビットに補助情報を埋め込む。 - 特許庁
  • Voltage value data with four bits is stepwisely outputted by every piece of the specified time data by adding and subtracting every one bit from the data with four bits to indicate the present voltage value by every piece of the specified time data to the data with four bits to be the target voltage values selected by the data in the VR Change register 45.
    ＶＲＣｈａｎｇｅレジスタ４５のデータにより選択された目標電圧値となる４ビットデータまで所定時間データ毎に現在の電圧値を示す４ビットデータから１ビットずつ加減算し、所定時間データ毎に段階的に４ビットの電圧値データを出力する。 - 特許庁
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