「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 25 26 27 28 29 30 31 32 33 .... 123 124 次へ＞- The image data of 12 bits per pixel obtained by a CCD 1 are separated into the high order side bit data of the high order 8 bits of high correlation and the low order side bit data of low correlation.
ＣＣＤ１により得られた１画素当り１２ビットの画像データが、相関性の高い上位８ビットの上位側ビットデータと、相関性の低い下位側ビットデータとに分離される。 - 特許庁 - A cutter spoke 10 to be provided on a cutter head is composed in a structure in which a movable spoke 12 provided with preliminary cutter bits 16 is buried in a fixed spoke provided with fixed cutter bits 15.
カッターヘッド２に設けるカッタースポーク１０を、固定カッタービット１５…を備えた固定スポーク１１の中に予備カッタービット１６…を備えた可動スポーク１２を埋設した構造とする。 - 特許庁 - For instance, when bits from the second bit up to the fourth bit of the AC signal are received and the configuration identification of the three received bits is 001 or 110, the receiving part determines that the earthquake motion information is transmitted.
例えば、AC信号の２ビット目から４ビット目まで受信され、受信した３ビットの構成識別が001または110である場合、地震動警報情報が伝送されてきたと判定される。 - 特許庁 - Then, the transformation address values TAddress from "0" to "15" are coded into codes having a code length of four bits, and the transformation address values TAddress from "15" to "255" are coded into codes having a code length of eight bits.
そして、値が「０」〜「１５」までの変換アドレス値TAddressを、符号長が４ビットの符号に符号化し、値が「１５」〜「２５５」の変換アドレス値TAddressを符号長が８ビットの符号に符号化する。 - 特許庁 - A determining part calculates the number of erroneous bits of the synchronization signal and judges the decoding of the TMCC information in the TMCC signal as possible when the number of erroneous bits is smaller than a threshold.
判定部は、同期信号の誤りビット数を算出し、誤りビット数が閾値より小さい場合にＴＭＣＣ信号におけるＴＭＣＣ情報の復号が可能であると判定する。 - 特許庁 - In the case that the number of different bits is larger than the number of identical bits, the data comparison circuit 30 outputs a second discrimination signal S for instructing the inversion of the second input data to the data transfer circuit 12.
異なるビット数が同一のビット数より多い場合、データ比較回路３０は、第２入力データの反転を指示する第２判別信号Ｓをデータ転送回路１２に出力する。 - 特許庁 - Data of 32 bits output from an output terminal CO of the core part 10 are passed to a CPU 1, and also passed to a selector 31 after compressed into 8 bits in a reduction part 28.
一方、コア部１０の出力端子ＣＯから出力される３２ビットのデータは、ＣＰＵ１に与えられると共に、縮退部２８で８ビットに圧縮されてセレクタ３１に与えられる。 - 特許庁 - In a conventional data format, the head 32-bits are used for reserved data or a system header, the 2-bit control codes a1, a2 are placed after them, and a random number is set to the remaining 30 bits.
一般データフォーマットでは、先頭の３２ビットがリザーブドまたはシステムヘッダとして使用され、その次に２ビットの制御コードａ１，ａ２が配置され、残りの３０ビットが乱数とされる。 - 特許庁 - A kanji (Chinese character) is decomposed into radicals to prepare a radical code of 8 bits, and a kana (Japanese syllabary) is decomposed into vowel and consonant to prepare kana code of 8 bits to express all the Japanese characters by 8 bit codes.
漢字を部首に分解して８ビットの部首コードをつくり、かなは母音子音に分解して８ビットのかなコードをつくり、すべての日本語の文字を８ビットコード化する。 - 特許庁 - A receiver 2 performs CRC detection processing for a bit train obtained by inverting the logic of respective bits corresponding to the CRC bits out of reproduced bit train by a CRC check part 26d.
受信装置２では、再生されたビット列のうちのＣＲＣビットに相当する各ビットの論理を反転したビット列についてＣＲＣチェック部２６ｄでＣＲＣ検出処理を行う。 - 特許庁 - To provide a semiconductor integrated device which includes a memory storing data having a plurality of bits and can rewrite the number of optional bits in the data with a simple configuration.
複数のビットを有するデータを記憶するメモリを含み、このデータ中の任意のビット数の書き替えを簡単な構成で可能にした半導体集積装置を提供すること。 - 特許庁 - Data inputted to the data generating circuit 5 is developed to data of 8 bits, after that, this developed data is transferred to the RAM simultaneously en bloc 8 bits through a selector circuit 7.
データ発生回路５に入力されたデータは８ビットのデータに展開され、その後この展開されたデータは７のセレクタ回路を経由してＲＡＭへ８ビット同時に転送される。 - 特許庁 - The device, such as a telecommunications endpoint, then intersperses the bits of the digital message throughout the encrypted signal in place of those bits overwritten, in a process referred to as "watermarking".
次いで、遠隔通信エンドポイントなどの装置は、「ウォーターマーキング」と呼ばれるプロセスで、暗号化信号全体にわたって、上書きされるビットの代わりにデジタル・メッセージのビットを散在させる。 - 特許庁 - A comparator circuit 11 compares the number of changed bits of dimensional data DX from a previous source data DY with the prescribed number of bits and outputs the comparison result as a decision signal JD.
比較回路１１は、前回元データＤＹからの次元データＤＸのビットの変化数を所定ビット数と比較し、その比較結果を判定信号ＪＤとして出力する。 - 特許庁 - A second synchronism detection circuit 4 detects L bits (L<N), being a part of the synchronous pattern N bits from the output of the selector part 3 and judges the position of the synchronous pattern in the group.
第２の同期検出回路４はセレクタ部３の出力から同期パタンＮビットの一部であるＬビット（Ｌ＜Ｎ）を検出し、グループ内における同期パタン位置を判定する。 - 特許庁 - Then the M-bit 3rd signals are transmitted when bits from the 2nd signals are 0 and a complement of the M-bit 3rd signals is transmitted when the bits from the 2nd signals are 1.
而して、このＭビット第３信号は第２信号からのビットが０である場合に送信され、また、Ｍビット第３信号の補数が、第２信号からのビットが１である場合に送信される。 - 特許庁 - Bits to which "0" insertion was performed are deleted from the receiving packet data that is not deleted, and the FCS data portion is deleted from the receiving packet data from which the bits, to which "0" insertion was performed, are deleted.
廃棄しなかった受信パケットデータから’ ０’ インサーションされたビットを削除し、’ ０’ インサーションされたビットが削除された受信パケットデータからＦＣＳデータ部分を削除する。 - 特許庁 - The embedding part 110 reads internal information data from the register 102, and replaces the lower bits of pixel data read from the memory 103 with the respective bits of the internal information data for executing embedding processing.
埋込み部１１０は、内部情報データをレジスタ１０２から読み出し、内部情報データの各ビットで、メモリ１０３から読み出した画素データの下位ビットを置換して、埋込み処理を行う。 - 特許庁 - The first bit and second bit of a prize ball command are information bits indicating the information of put-out stoppage and the number of prize balls, etc., and the third bit and the fourth bit are also the information bits indicating the information.
賞球コマンドの１ビット目および２ビット目は、払出停止や賞球数などの情報を示す情報ビットであり、３ビット目および４ビット目も情報を示す情報ビットである。 - 特許庁 - An edge determining part 11 determines 10-bit image data inputted to this image processor 10, and an image dividing part 12 divides the image data into higher-order 8 bits and lower-order 2 bits.
画像処理装置１０に入力される１０ビットの画像データをエッジ判定部１１で判定すると共に、画像分割部１２で上位８ビットと下位２ビットに分割される。 - 特許庁 - Meanwhile, the data Dwav' is obtained by substituting attached data for the substitute bit of music data Dwav according to the information tb1b that defines the number of substitute bits corresponding to the number of valid bits.
一方、付加音楽データＤwav'は、有効ビット数に応じた置換ビット数を定めた置換ビット数情報tblbに従って、音楽データＤwavの置換ビットを付加データに置換したものである。 - 特許庁 - Furthermore, the processing device sets an object detection strength, embeds additional bits with low strength on the basis of the setting object value and conducts embedding with reverse correlation as to bits with excess strength.
また、目標検出強度を設定し、設定目標値に基づいて、低強度のビットについて追加埋め込み、また過剰強度のビットについて逆相関のパターン埋め込みを行なう。 - 特許庁 - The data selecting part 47 selects and outputs 15 bits in the user data of width of 32 bits between the user data reg1 and reg2 based on the value of the control signal ct from the bit deviation measuring part 42.
データ選択部４７は、ユーザデータreg1，reg2の３２ビット幅のユーザデータのうちの１５ビットを、ビットずれ測定部４２からの制御信号ctの値に基づいて選択し、出力する。 - 特許庁 - The embedding arithmetic section 164 generates a code X, on the basis of LSB side 4 bits of the VQ code from the VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient B, and supplies the code X to the composite section 60.
埋込み演算部１６４は、VQコード決定部５５からのVQコードのLSB側４ビットと予備係数Bの４ビットの情報からコードXを生成し、合成部６０に供給する。 - 特許庁 - High-order 8-bits in the 10-bit video signals are placed for a valid pixel period as usual and the low-order 2-bits are embedded in a horizontal blanking period of the video signal.
１０ビットの映像信号のうち、上位８ビットを通常どおり有効画素期間に配置するとともに、その下位２ビットを映像信号の水平ブランキング期間に埋め込む。 - 特許庁 - A pin array of data signals of a DDR-SDRAM with a data bus width of 8 bits uses a pin array of a DDR-SDRAM with a data bus width of 16 bits, the pins of the former using the pins of the latter alternately.
データバス幅８ビットのＤＤＲ−ＳＤＲＡＭのデータ信号のピン配列は、データバス幅１６ビットのＤＤＲ−ＳＤＲＡＭのピン配列を、１ピンおきに用いている。 - 特許庁 - As the error detecting and correcting capability of each block, parity bits are assigned by one bit to each block and a parity area integrating the parity bits is disposed to the heading part of the data sector.
そして、各ブロックの誤り検出訂正能力として、パリティビットを各ブロックに対して１ビットずつ割り当て、パリティビットを統合したパリティ部をデータセクタの先頭に配置する。 - 特許庁 - A selector 526 selects all-"1" or all-"0" according to a signal R/C and adds it as low-order 5 bits to the image data of 5 bits read from the memory 524 to obtain image data Dd.
セレクタ５２６は、メモリ５２４から読み出された５ビットの画像データに、オール“１”または“０”を信号Ｒ／Ｃにしたがって選択し、下位５ビットとして付加して画像データＤdとする。 - 特許庁 - Thus, even if the repeater has the number of data error bits less than a specified value, the repeater securely transmits the net number of data error bits to the receiving device.
このようにして、中継装置に規定値以下のデータ誤りビット数が発生していても、中継装置は確実に正味のデータ誤りビット数を受信装置へ伝達することができる。 - 特許庁 - To get one and more hardware random numbers by one occurrence of a predetermined signal and get hardware random numbers of as many bits as possible by a counter of as few bits as necessary.
一回の所定の信号の発生によって複数のハードウェア乱数を得るとともに、必要最小限のビット数のカウンタによって、できるだけ大きなビット数のハードウェア乱数を得る。 - 特許庁 - Thus, the frequency of incidence of the "H" bits is higher than the frequency of incidence of the "L" bits in the output of the parallel data control section 2 resulting in that the total amount of the currents flowing through the signal lines can be decreased.
このため、パラレルデータ制御部２の出力は“Ｈ”のビットの発生頻度が“Ｌ”のビットの発生頻度より高くなり、信号線を流れる電流の総量が少なくなる。 - 特許庁 - The ABS value detecting part 24 then determines low order bits as H or L, because low order bits have the same code of the bit whose code has already determined when the INC value is not greater than j.
ＡＢＳ値決定部２４は、次に、ＩＮＣ値がｊ未満のときには、下位のビットが決定したビットと同じ符号であるために、下位のビットを「Ｈ」又は「Ｌ」と決定する。 - 特許庁 - Furthermore, the signal converter 3 converts the signaling bits A, B, C, D of the signal received via the line network 4 into the signaling bits with the TTC2M format by referring to the table and outputs the converted bit to the PBX2.
また、回線網４を介して受信した信号のＡＢＣＤビットをテーブルを参照してＴＴＣ２Ｍフォーマットのシグナリングビットに変換してＰＢＸ２に出力する。 - 特許庁 - When Singbit continues consecutively for four or more from MSB in the fixed point system, the data is set to data of 11 bits in the fixed point system which is shifted to the right by 8 bits.
固定小数点方式で、入力データにＭＳＢからＳｉｇｎｂｉｔが連続４つ以上続いている場合、８ｂｉｔ右にシフトした１１ｂｉｔの固定小数点データとする。 - 特許庁 - To prevent the writing faultiness of a nonvolatile semiconductor memory device and secure its high operating reliability, in the nonvolatile semiconductor memory device having the system whereby the information comprising two or more bits of a plurality of bits is memorized in its single cell.
単一セルに２ビット以上の複数ビットの情報を記憶させる方式の不揮発性半導体メモリ装置において、書き込み不良を防止し、高い動作信頼性を確保する。 - 特許庁 - In a deblock circuit 61, the upper eight bits and the lower two bits that are present in the working memories 56 and 57 after the synthesis are added to compose a 10-bit signal, which is written into the same position of the I frame memory 51.
デブロック回路６１では、合成後の作業メモリ５６，５７に存在する上位８ビット、下位２ビットを合わせて１０ビット信号を構成し、Ｉフレームメモリ５１の同位置に書き込む。 - 特許庁 - Among the plurality of write modes, according to a write mode selected with the mask data of two bits, for every bit of the write data of (n-2) bits, whether the writing is valid or invalid is selected.
複数の書き込みモードのうち、２ビットのマスクデータによって選択される書き込みモードに応じて、（ｎ−２）ビットの書き込みデータのビットごとに、書き込みの有効または無効を選別する。 - 特許庁 - For instance, the sampling data display processing section 211 displays numerical data of 16 bits or 32 bits by an integer, displays data (character codes) of a character string as the character string and displays the bit data by a format of ON/OFF or the like.
例えば、１６ビットや３２ビットの数値データを整数で表示し、文字列のデータ（文字コード）を文字列として表示し、ビットデータをＯＮ／ＯＦＦなどの形態で表示する。 - 特許庁 - Because the number of substitute bits changes in accordance with the number of the valid bits of the data Dwav, the data Dwav' can not become noise due to a masking effect even though the data Dwav' are reproduced by an old reproducing device.
置換ビット数は音楽データＤwavの有効ビット数に応じて変化するので、マスキング効果によって、付加音楽データＤwav'を旧再生装置で再生してもノイズとならない。 - 特許庁 - To calculate each check bit, a specific subset to the data bits is assigned, and two bits of the data block are transferred through each data bus.
拡張チェック・ビットを使用せずに、シンドローム・ビット・ベクトルの値を使用して、データ・ブロック内で発生した単一ビットのエラーを検出して訂正し、対になった二重ビットのエラーを検出する。 - 特許庁 - Furthermore, a low-order bit monitoring circuit 6 monitors low-order (a) bits in order to monitor an input level in which no error is generated and when all low-order (a) bits become '0', the circuit 6 outputs control signals.
また、誤差が発生しない入力レベルを監視するために、下位ビット監視回路６は、下位ａビットを監視し、この下位ａビットが全て“０”となるとき、制御信号を出力する。 - 特許庁 - The expected value has the number of the same bits as the data with the EDCs, and is an error detection value of a code sequence in which only corresponding bits when the order of the direction Q is matched are set to 1, and others are set to 0.
期待値は、ＥＤＣ付きデータの同一ビット数であって、方向Ｑの順を対応づけたとき対応するビットのみを１、他を０とした符号列の誤り検出値である。 - 特許庁 - When reading data for the width of (j) bits, the data are read out while increasing addresses (j) by (j) like addresses A1, A(1+j), A(1+2j)... and only low-order (j) bits are extracted as parallel data.
そしてｊビット幅で読み出すときは、アドレスＡ１、Ａ（１＋ｊ）、Ａ（１＋２ｊ）…とｊづつアドレスをふやしてデータを読み出し、かつその下位ｊビットだけをパラレルデータとしてとり出す。 - 特許庁 - Constant-current transistors Q1 to Q9 for supplying constant currents according to ON of SW1 to SW9 for turning on or off according to respective bits of an input digital signal are divided into blocks at each three bits.
入力デジタル信号の各ビットによってオンオフされるＳＷ１〜ＳＷ９のオンにより定電流を流す定電流トランジスタＱ１〜Ｑ９を３つずつブロックに分ける。 - 特許庁 - The display bits D0 to D5 or their inverted bits are inputted to gates of the P-type transistors T0b to T5b with the polarities opposite to those inputted to the N-type transistors T0a to T5a.
Ｐ型トランジスタＴ０ｂ〜Ｔ５ｂのゲートには、表示信号ビットＤ０〜Ｄ５またはそれらの反転ビットが、Ｎ型トランジスタＴ０ａ〜Ｔ５ａとはそれぞれ逆極性で入力される。 - 特許庁 - A data encoding section 12a adds the check bits having the number of bits determined by the check bit count determining section 14 to transmission data DSD and then encodes the transmission data DSD.
データ符号化部１２ａは、チェックビット数決定部１４で決定されたビット数を有するチェックビットを送信データＤＳＤに付加して、当該送信データＤＳＤを符号化する。 - 特許庁 - When the random numbers with the predetermined number of bits are not obtained (S15: NO), rescan is performed and when the random numbers with the predetermined number of bits are obtained (S15: YES), they are outputted as the random numbers (S16).
所定ビット数の乱数が得られていない場合（Ｓ１５：ＮＯ）、再走査を行い、所定ビット数の乱数が得られた場合（Ｓ１５：ＹＥＳ）、乱数として出力する（Ｓ１６）。 - 特許庁 - A coherency code including multiple bits of logical 0 and multiple bits of logical 1 are written together with ECC encoded data for correcting a bit error, into a page in a flash memory.
ビットエラーを訂正するためのＥＣＣに符号化されたデータと共に、論理値０のビットと論理値１のビットの双方を複数ビットずつ含む整合性符号をフラッシュメモリ内のページに書き込む。 - 特許庁 - First and second input buffer circuits receive N least significant bits (N is any natural number) and N most significant bits respectively out of M bit data inputted through input/output pins.
第１、第２入力バッファ回路は、前記入出力ピンを通じて入力されたＭビットデータのうち、Ｎ個の下位ビット（Ｎは自然数）、Ｎ個の上位ビットを各々受け入れる。 - 特許庁 - In a general data format, the leading 32 bits are used as a reserved or system header, 2-bit control codes a1, a2 are arranged next, and the remaining 30 bits are random numbers.
一般データフォーマットでは、先頭の３２ビットがリザーブドまたはシステムヘッダとして使用され、その次に２ビットの制御コードａ１，ａ２が配置され、残りの３０ビットが乱数とされる。 - 特許庁
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