「bits」を含む例文一覧(6183)

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  • All screens look into the one. no bits will live outside the web.
    全てのスクリーンはその「ただひとつのもの」を見る ウェブの外にはどんな情報も存在しない - 映画・海外ドラマ英語字幕翻訳辞書
  • Wiggly bits here, but when an electric current is applied, the gravitonium solidifies.
    しかし、電流が流されると、 グラビトニウムは固まる。 そして重力フィールドが噴出する、 - 映画・海外ドラマ英語字幕翻訳辞書
  • Keys with 128 bits will remain unbreakable by brute force for the foreseeable future.
    128 ビットのキー[暗号鍵]は, 近い将来の間は力ずくで破ることはできないであろう - 研究社 英和コンピューター用語辞典
  • It is said that there are just bits of fried tenpura batter and no 'tane' (ingredients) and, in other words, 'tanuki' is a collapsed form of 'tanenuki' (without ingredients).
    天ぷらのかわりにのせる＝「タネ」がない、つまり「タネ抜き」がなまって「たぬき」。 - Wikipedia日英京都関連文書対訳コーパス
  • Spacesuits protect astronauts from being injured from impacts of small bits of space dust.
    宇宙服は宇宙飛行士たちを細かな宇宙塵との衝突による怪我から守る。 - Tatoeba例文
  • ASCII is a display coding scheme based on seven binary digits (bits) of 0 or 1.
    ASCIIは７個の０または１からなる２進数（ビット）に基づく表示コーディング体系である。 - コンピューター用語辞典
  • In 1997, Intel announced a new form of flash memory that would hold two bits in each memory cell.
    1997年,Intelはそれぞれのメモリセルに2ビットを保持する新形式のフラッシュ・メモリを発表した． - コンピューター用語辞典
  • If the field is exactly 8 bits wide, a character can be used to initialize the field
    フィールドの巾が丁度8ビットの場合,このフィールドの初期化は1文字を使って可能である - コンピューター用語辞典
  • The input to these gates are bits of information coded digitally, each having the values 1 or 0
    ゲートへの入力は,それぞれの値が1か0にディジタル化されたビット単位の情報である - コンピューター用語辞典
  • CRC appends redundancy bits to message to detect errors.
    CRC（巡回冗長検査）では誤りを検出するためにメッセージに冗長ビットを付加する。 - コンピューター用語辞典
  • A parallel line consists of several wires and thus can transmit several bits at a time
    パラレル(並列)ラインは数本のワイヤでできているので,一度に数ビットを伝送できる - コンピューター用語辞典
  • This exception is raised on all errors, such as unknown number of bits per pixel, etc.
    この例外はピクセル当りの未知のビット数などのすべてのエラーで発生させられます。 - Python
  • Tell the finder that some bits of finder-information such as creator or type for file dst has changed.
    ファイルdstのクリエータやタイプなどのファインダ情報が変わったことをファインダに知らせます。 - Python
  • In the latter case it isup to the caller to ensure that the string contains the proper bits(see the optional built-in module
    文字列を指定する場合、文字列には適切なビットを設定するようにします。 ( - Python
  • No mask will have any bits set to 1 in common with any other mask or with any of the pixels.
    あるマスクが、他のマスクやピクセルと、1 に設定されたビットを共有することはない。 - XFree86
  • This maskis the bitwise inclusive OR of the valid attribute mask bits.
    このマスクは、複数の有効な属性マスクに対して、ビットごとの論理和を取ったものである。 - XFree86
  • The mask is the bitwise inclusive OR of the valid pointer event mask bits. grab_window
    このマスクは、有効なポインタイベントのマスクビットのビットごとの論理和を取ったものである。 - XFree86
  • This option sets that value, by default it is "MIT-Unspecified"(not a very useful value). -cookie xdm-auth-bits
    このオプションはその値を設定し、そのデフォルト値は"MIT-Unspecified" である(あまり役に立つ値ではない)。 - XFree86
  • Next, the system reads tag bits for a cache line associated with the memory location (408).
    次にシステムは、メモリ位置に関連されたキャッシュラインのためのタグビットを読み取る（４０８）。 - 特許庁
  • A level-limiting circuit 117 extracts only high-order 2 bits of the correction data, and outputs it.
    レベル制限回路１１７は、補正データの上位２ビットのみを抽出し、出力する。 - 特許庁
  • Respective decoder outputs of 4 bytes are supplied to four bits assigned to the register 202.
    ４ビットの各デコーダ出力はレジスタ２０２に割り当てられた４ビットに供給される。 - 特許庁
  • The divided bits are respectively input to recorders B0-Bn and converted to address information.
    分割したビットをそれぞれ記録装置Ｂ０〜Ｂｎに入力し、アドレス情報に変換する。 - 特許庁
  • To lessen the number of defective bits by reducing the variation of threshold voltage of a memory cell.
    メモリセルの閾値電圧のばらつきを低減することによって不良ビット数を少なくする。 - 特許庁
  • The second word determines the state of the desired bits of the latching means for branching.
    第２のワードは前記ラッチ手段の所望のビットの状態を判定して分岐を行なう。 - 特許庁
  • The encoders 2D1, 2D2 perform predictive-coding of the differences Δ(L+R) and Δ(L-R) of the sum signal (L+R) and the difference signal (L-R) of higher 16-bits among 24 bits, and also transmit lower order 8 bits as they are, via a recoding medium and a communication medium.
    エンコーダ２Ｄ１、２Ｄ２はそれぞれ２４ビットの内、上位１６ビットの和信号（Ｌ＋Ｒ）、差信号（Ｌ−Ｒ）の差分Δ（Ｌ＋Ｒ）、Δ（Ｌ−Ｒ）を予測符号化するとともに、下位８ビットをそのまま記録媒体や通信媒体を介して伝送する。 - 特許庁
  • To sub blocks 104, 106 and 108, '0' bits (114, 116 and 118) are outputted.
    サブブロック１０４，１０６，１０８に対しては“０”ビット（１１４，１１６，１１８）を出力する。 - 特許庁
  • You would have let old John be cut to bits, and never given it a thought, doctor."
    さもなきゃ、わしが切り刻まれても何とも思わなかったでしょうからな、先生」 - Robert Louis Stevenson『宝島』
  • 'You could bray her into bits, and that's all you'd get out of her,'
    「どうしようもない阿魔だ。石臼ですりつぶして粉にするぐらいにしか使えねえな、」 - D. H. Lawrence『馬商の娘』
  • The encoder device, in its rounding processing unit, shifts bits in an N-bit string, with low-order bits (N>M) truncated, representing pixel values of the high frequency irregular image component to the right to compress it.
    エンコーダ装置は丸め処理部にて高周波不規則画像成分のピクセル値を表現するＮビット列のうち下位（Ｎ＞Ｍ）ビットを切り捨てて右ビットシフトさせることによって圧縮する。 - 特許庁
  • The incomplete data generating part 508 refers to a list to decide positions where the fragmental bits should be extracted from the original data to extract the fragmental bits from the plurality of parts of the original data.
    不全データ生成部５０８は、原データから断片ビットを抽出すべき位置を定めたリストを参照することにより、原データの複数箇所から断片ビットを抽出してもよい。 - 特許庁
  • Level conversion wherein picture element effective bits N are reduced to picture element effective bits I in the level direction is performed to picture elements of input line data DI, and intermediate line data DM are produced (Fig 1 (a), (b)).
    入力ラインデータＤＩの画素に対して、画素有効ビットＮをレベル方向に画素有効ビットＩに削減するレベル変換を施し中間ラインデータＤＭを生成する（図１（ａ），（ｂ））。 - 特許庁
  • The data mapping part 122 maps a symbol including S bits onto the non-interference subcarrier, maps a symbol that does not include S bits onto the other subcarrier and outputs the subcarrier to a pilot mapping part 123.
    データマッピング部１２２は、Ｓビットを含むシンボルを非干渉サブキャリアにマッピングし、また、Ｓビットを含まないシンボルをそれ以外のサブキャリアにマッピングし、パイロットマッピング部１２３に出力する。 - 特許庁
  • Texture mapping is carried out by setting bits M-N and bits K-L (K≥I≥L>M≥J≥N) of the Z-value to the index numbers of the LUT1 and LUT2, and the Z-value is converted into a Z3-value and a Z4-value.
    Ｚ値のビットＭ〜Ｎ、ビットＫ〜Ｌ（Ｋ≧Ｉ≧Ｌ＞Ｍ≧Ｊ≧Ｎ）をＬＵＴ１、ＬＵＴ２のインデックス番号に設定してテクスチャマッピングを行い、Ｚ値をＺ３値、Ｚ４値に変換する。 - 特許庁
  • That is, a cyclic arithmetic loop in a plurality of bits is configured, consisting of a register 108 that is capable of parallel input output in a plurality of bits, a vector multiplier 110, and a selector 111.
    すなわち、複数ビットのパラレル入出力が可能なレジスタ１０８と、ベクトル乗算器１１０と、セレクタ１１１で構成される複数ビットの巡回演算ループを形成する。 - 特許庁
  • In such a matched line structure, only when all data bits stored in a CAM cell of one row coincide with corresponding comparison data bits, the matched line is discharged/charged.
    このようなマッチライン構造は一つの行のＣＡＭセルに貯蔵されたすべてのデータビットが対応する比較データビットと一致する時のみマッチラインが放電／充電されるようにする。 - 特許庁
  • Since the argument has a smaller number of bits that of the transparency in 8-bits, the capacity of the argument memory area 28B will do with a half of that with the case of writing the transparency.
    この引数は、８ビットの透明度よりもビット数が少ないため、引数メモリ領域２８Ｂは、透明度をそのまま書き込む場合に比べてメモリ容量が２分の１で済む。 - 特許庁
  • Multi-level cells of a flash memory are programmed collectively using data and redundancy bits at each significance level, wherein data and redundancy bits at each significance level are preferably different in number.
    マルチレベルのフラッシュメモリのセルは、各有意レベルでのデータと余剰ビットとを用いて集合的にプログラムされ、好ましくは各有意レベルにおけるデータと余剰ビットとの数が異なる。 - 特許庁
  • An exclusive image data bus VD [7:0] is used for 8 bits and an address bus ADRS [7:4] is used for remaining 4 bits as signal lines to be used for image transmission.
    この画像伝送に使用する信号ラインは、８ｂｉｔｓ分は専用の画像データバスＶＤ［７：０］を用い、残りの４ｂｉｔｓ分はアドレスバスのＡＤＲＳ［７：４］を利用する。 - 特許庁
  • Thus, a transition area between bits is fixed in the part where the implanted metallic element ion is in existence, and does not connect with the adjacent bits to enable the write-in even at the high recording density.
    このため、注入された金属元素イオンが存在する部分でビット間の遷移領域が固定され、隣接ビットと繋がることなく、高記録密度でも書き込みが可能となる。 - 特許庁
  • The circuit 42 has plural addition blocks which add the addition data and the data to be added in the unit of the prescribed number of bits and output the added results of the prescribed number of bits and carry out.
    加算回路４２は、加算データと被加算データとを所定数ビット単位で加算し、所定数ビットの加算結果とキャリアウトを出力する複数の加算ブロックを有する。 - 特許庁
  • To provide an alarm indication signal AIS detection circuit with a small circuit scale that detects an AIS when m-consecutive bits of an input signal are '1' and permits n-bit errors in the m-bits.
    入力信号がmビット連続して「1」であるときにAIS検出とし、かつmビット中nビットの誤りを許容するAIS検出回路において、回路規模の小さいAIS検出回路を提供する。 - 特許庁
  • CCD-RAW image data of 12 bits per one component are converted into the data of 8 bits per one component for irreversible coding which is JPEG Baseline coding.
    １コンポーネント当たり１２ビットのＣＣＤ−ＲＡＷ画像データを１コンポーネント当たり８ビットのデータに変換し、ＪＰＥＧ Ｂａｓｅｌｉｎｅ符号化である非可逆符号化を行なう。 - 特許庁
  • In the method for determining the minimum number of bits for repeat factor by reading a bit sequence, the bit sequence is encoded by using the variable minimum number of bits and the repeat factor.
    ビット・シーケンスを読み取り反復因数用のビットの最小数を決定す方法でビットの最小数が可変、および反復因数を使用してビット・シーケンスを符号化することを含む。 - 特許庁
  • The embedding arithmetic section 164 generates a code Y, on the basis of MSB side 4 bits of a VQ code from a VQ code decision section 55 and information in 4 bits comprising the preliminary coefficient E, and supplies the code Y to a composite section 142.
    埋込み演算部１６２は、VQコード決定部５５からのVQコードのMSB側４ビットと予備係数Eの４ビットの情報からコードYを生成し、合成部１４２に供給する。 - 特許庁
  • Accordingly, since the preceding bits 16 for arrival are protected by the preceding bits 17 for starting, not only a pit mouth wall 2 on the starting side but also a pit mouth wall 2 on the arrival side can be excavated surely.
    これによって到達用先行ビット16が発進用先行ビット17によって保護されるため、発進側は勿論到達側の坑口壁２も確実に掘削することができる。 - 特許庁
  • The set consisting of the R-bits is used for cell routing and also for transmission of information data such as transmission of user data, control or command signals in combination with a 2nd set consisting of D-bits.
    Ｒビットのセットは、セルのルーティングに使用するほか、Ｄビットの第２のセットと組み合わせて、ユーザデータ、制御またはコマンド送信などの情報データの送信に使用できる。 - 特許庁
  • In a second memory block MB1 adjacent to the MB0, addresses n to 2n-1 are assigned to the first bits of the memory cell MC respectively, and addresses 0 to n-1 are assigned to the second bits.
    ＭＢ０に隣接する第２メモリブロックＭＢ１において、メモリセルＭＣの第１ビットにはそれぞれｎ〜２ｎ−１のアドレスを、第２ビットには０〜ｎ−１のアドレスを割り当てる。 - 特許庁
  • At the time of a test mode, one input data signal is generated and converted to data of plural bits by a data generating circuit, and they are written to a RAM simultaneously en bloc for plural bits.
    試験モード時には、一つの入力データ信号が、データ発生回路により、複数ビットのデータに発生、変換され、ＲＡＭへの書き込みが複数ビットに同時に行われる。 - 特許庁
  • An obtained generated frame image Fm has the data of 2 bits indicating a fractional part generated by the computation of the composition processing in addition to the data of 8 bits indicating an integer part.
    得られた生成フレーム画像Ｆｍは、整数部分を表す８ビットのデータに加えて、合成処理の演算により生じた端数部分を表す２ビットのデータを有している。 - 特許庁
  • Furthermore, ON bits are set packed from a temporally earlier or later direction in a signal in bits representing generated density data according to a slag.
    また、生成される濃度データ各々を表す複数ビットからなる信号の内、オンのビットを、フラッグに応じて、時間的に早い方向、あるいは、遅い方向から詰めて立てるような構成とした。 - 特許庁
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