「bits」を含む例文一覧(6183)

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  • by the process's current cpuset. nodemask points to a bit mask of node IDs that contains up to maxnode bits.
    nodemaskはノードを表すビットフィールドへのポインタであり、maxnode個のビットから構成される。 - JM
  • has not returned an error, one or more bits among the lower eight ones are always set.
    がエラーを返さなかった場合、下位 8 ビットのうち 1 つ以上は常にセットされる。 - JM
  • , only the file permission bits of mask are used), and returns the previous value of the mask.
    のファイル許可に対応するビットのみを使用する)、変更前のマスク値を返す。 - JM
  • The IV comprises the SCR in 30 bits and the size of user data is 2016 bytes.
    ＩＶがＳＣＲの３０ビットによって構成され、ユーザデータのサイズが2016バイトである。 - 特許庁
  • Furthermore, the most significant 1 or 2 bits are stored collectively at address 07H.
    またさらに、上位１または２ビットをアドレス０７Ｈ番地に一括して格納する。 - 特許庁
  • The high-order 10 bits of 32-bit data stored in the shift register 2 are transferred to a memory 5 and the low-order 22 bits of the data are outputted to a pattern matching circuit 3.
    シフトレジスタ２に記憶される３２ビットのデータのうち、上位側の１０ビットはメモリ５に転送され、そのうちの下位側の２２ビットがパターンマッチング回路３に出力される。 - 特許庁
  • A radio synchronization deciding part 8 decides a radio synchronizing state by using reception SIR(104), the number of PILOT error bits (106), and the number of TFCI error bits (110).
    無線同期判定部８は、受信ＳＩＲ（１０４）、ＰＩＬＯＴ誤りビット数（１０６）、ＴＦＣＩ誤りビット数（１１０）を用いて無線同期状態を判定する。 - 特許庁
  • In a first memory block MB0, addresses 0 to n-1 are assigned to first bits of a memory cell MC respectively, and addresses n to 2n-1 are assigned to second bits respectively.
    第１メモリブロックＭＢ０において、メモリセルＭＣの第１ビットにはそれぞれ０〜ｎ−１のアドレスを、第２ビットにはそれぞれｎ〜２ｎ−１のアドレスを割り当てる。 - 特許庁
  • In the case that an effective bit length of the first shift data is 32 or more bits, upper 32 bits are outputted as the first divided output data DO from a register 106.
    この第１のシフトデータの有効ビット長が３２ビット以上の場合、上位３２ビットがレジスタ１０６から最初の分割出力データＤＯとして出力される。 - 特許庁
  • To process a ROM table reference type multi-value signal whose input is a plurality of bits.
    ＲＯＭテーブル参照型で入力が複数ビットの多値信号を処理する。 - 特許庁
  • To increase the number of bits in a pseudo-random number string without increasing a logic scale.
    擬似乱数列のビット数を、ロジック規模を増大させることなく増加させること。 - 特許庁
  • To improve constraints on low power consumption dependent on the number of bits of display data.
    表示データのビット数に依存した低消費電力化の制約を改善する。 - 特許庁
  • In the counter 2, bits are successively counted up from a least significant bit as bit 0/bit 1/ and so forth.
    カウンタ２では、ビットが、最下位から順にビット０／ビット１／…と、カウントアップされる。 - 特許庁
  • The encryption key is configured by using unused bits in the data to be encrypted.
    暗号化キーは、暗号化されるデータにおける未使用ビットを用いて構成する。 - 特許庁
  • An 8-bit signal related to the brightness among picture signals stored in a picture memory 51 is divided into higher order 4-bits and lower order 4-bits by a signal divider 52.
    画像メモリ５１に蓄積されている画像信号のうちの輝度に関する８ビットの信号は、信号分割器５２により上位４ビット、下位４ビットに分割される。 - 特許庁
  • To provide a counter in which a delay time from a clock to a change in bits of a count value is reduced even when there are a number of bits of the count value, and power consumption is reduced.
    カウント値のビット数が多い場合でも、クロックからカウント値の各ビットの変化までの遅延時間が少なく、かつ、消費電力が低減されたカウンタを提供する。 - 特許庁
  • A dividing means 18 divides the data after the addition by a divisor which is less than the number of times of scanning using the bits larger than the number of output bits of the A/D converter 14.
    除算手段１８は、Ａ／Ｄ変換器１４の出力ビット数以上のビット数を用いて、加算後のデータを所定回数未満の数である除数で除算する。 - 特許庁
  • To provide a method by which safe having multiple bits are generated at high speed by using a simple apparatus constitution and an initial value having a small number of bits, and to provide an apparatus for generating random numbers.
    簡単な装置構成で、少ないビット数の初期値を用い、多ビット数の安全な乱数を高速度に生成する方法及び乱数生成装置を提供する。 - 特許庁
  • A sticky generation circuit 14 and a carry generation circuit 15 input the lower-order m-2 [bits] of A and the low-order m-1 [bits] of B and respectively output carry F and a sticky bit S.
    スティッキー生成回路１４、キャリー生成回路１５は、Ａの下位ｍ−２［ビット］、Ｂの下位ｍ−１［ビット］を入力し、それぞれ、キャリーＦ、スティッキービットＳを出力する。 - 特許庁
  • Accordingly, the comparison processing can be finished when bits match some entry.
    したがって、あるエントリと一致した時点で比較処理を終了することができる。 - 特許庁
  • To increase a writing speed when writing information of a plurality of bits in a memory cell.
    メモリセルに複数ビットの情報を書き込む際の書き込み速度を高速化する。 - 特許庁
  • The backsides of two memory chips, each memory-accessed in units of 2 bits, are superposed one over another to form an assembly in a laminated structure to enable memory-access in units of 4 bits.
    ２ビット単位でメモリアクセスが行われる２つのメモリチップの裏面を重ね合わせて積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにする。 - 特許庁
  • A modulation section 12 converts data of which basic data length is 2 bits to a variable length code of which basic code length is 3 bits, and outputs it to a NRZI 13.
    変調部１２は、変換テーブルに従って、基本データ長が２ビットのデータを、基本符号長が３ビットの可変長符号に変換して、NRZI化部１３に出力する。 - 特許庁
  • Bits to be compared from among section data are stored in section data buffers 101a, 101b, and the comparison of the bits with each of a plurality of entries is performed not per bit but per entry.
    セクションデータのうちの比較すべきビットをセクションデータバッファ１０１ａ，１０１ｂに蓄積し、複数のエントリの各々との比較をビット単位ではなくエントリ単位で行う。 - 特許庁
  • A lead element reads magnetic bits recorded at a high density by sensing a small shift of a field coming out of recorded bits written in a magnetic recording medium, etc.
    リード素子は、磁気記録媒体などに記録された記録ビットから出る小さな磁場変化を感知して、高密度で記録された磁気ビットを読取ることを概要とする。 - 特許庁
  • A processing section 1b continuously outputs the bits of the input data based on the number of outputs calculated by the calculation section 1a to implement punctures for the bits of the input data.
    処理部１ｂは、算出部１ａによって算出された出力数に基づいて、入力データのビットを連続して出力し、入力データのビットのパンクチャを行う。 - 特許庁
  • Thus, even when "two or more bits errors" are occurred in reading memory, a normal operation can be continued as long as "two or more bits errors" are not occurred at the identical address of the plurality of banks.
    これにより、メモリ読み出し時に“２ビット以上エラー”が発生しても、複数バンクの同一アドレスに“２ビット以上エラー”が発生しない限り正常運転を継続できる。 - 特許庁
  • A base unit includes a function change setting means 12C capable of changing (n) bits, in a part of L bits of a group ID setting means of a slave unit for individual ID setting.
    親機は、子機のグループＩＤ設定手段のＬ bitのうちの一部であるｎ bitを、個別ＩＤ設定用に変更可能である機能変更設定手段１２Ｃを備える。 - 特許庁
  • When the results decided by the decision circuit (100) as to the number of erroneous bits show ≥2 bits, the errors in contents of the read out pages are corrected, then the contents are written into the pages in the spare area (1n).
    判定回路（１００）による判定結果が２ビット以上の場合に、読み出したページの内容を誤り訂正し、スペア領域（１ｓ）内のページに書き込む。 - 特許庁
  • Reduction in power consumption and in the number of bits for the data to be coded become possible.
    消費電力の削減と符号化データのビット数の削減とが可能となる。 - 特許庁
  • The minimum number of bits with which the whole part of numerical data are expressed is detected for each kind, and the number of bits of the plural kinds of numerical data is totaled and converted into the number of bytes.
    種類ごとに数値データの全部が表現される最小のビット数を検出し、この複数種類の数値データのビット数を合計してからバイト数に換算する。 - 特許庁
  • The erasure bits of the low protection words are formed based on the segment erasure indicator and the decoding is carried out by using the low protection words read from the memory and the erasure bits.
    低保護性ワードのイレージャビットはセグメントイレージャインジケータに基づいて生成され、メモリから読み出された低保護性ワードと該イレージャビットを用いてデコードを行う。 - 特許庁
  • The binary data include information bits whose number is equal to the number of the plurality of memory cells.
    上記バイナリデータは、複数のメモリセルの数と等しい数の情報ビットを含む。 - 特許庁
  • The information of the number of the data bits arranged in one slot is held in auxiliary data (ancillary data).
    １つのスロットに配置するデータビット数の情報は、補助データ(Ancillary data）が持っている。 - 特許庁
  • Using a plurality of consecutive bits of the SCCH signal designates one PHS slave set.
    複数の連続したＳＣＣＨ信号ごとに、１台のＰＨＳ子機を指定する。 - 特許庁
  • Then, the code bits of the adjacent tracks are settable only at the '0' or the 'non-mark' and, therefore, even if a light beam reads out these bits, the crosstalks of the reading out signals do not occur.
    したがって、隣接トラックの符号ビットを「０」又は「非マーク」のみにできるため、たとえ光ビームがこれを読み出しても、読み出し信号のクロストークが発生しない。 - 特許庁
  • Section data buffers 101a, 101b store bits to be compared in section data and comparison between the entries is implemented not in the unit of bits but in the unit of entries.
    セクションデータのうちの比較すべきビットをセクションデータバッファ１０１ａ，１０１ｂに蓄積し、複数のエントリの各々との比較をビット単位ではなくエントリ単位で行う。 - 特許庁
  • Also, when the bits is in a state in which the bits conform to a flag of CGMS-D, the recorder 2 takes in the flag of CGMS-D, processing of management is performed according to it.
    また、該ビットがＣＧＭＳ−Ｄのフラグを見てそれに従うことを示す状態であれば、ＣＧＭＳ−Ｄのフラグを取り込み、それに従ってコピーマネジメントの処理を行う。 - 特許庁
  • A series converter 104 exchanges upper bits which hardly undergo errors and lower bits which easily undergo errors to be used by a multi-valued modulator 105 during each retransmission.
    系列変換部１０４が多値変調部１０５により用いられる誤りの生じ難い上位ビットと誤りの生じ易い下位ビットを再送毎に入れ替える。 - 特許庁
  • To make all bits of write data bits for changing a value of a register while reducing a time required for a change of the value of the register by a CPU (Central Processing Unit).
    ＣＰＵがレジスタの値を変更するのに要する時間を短縮しつつ、ライトデータの全ビットをレジスタの値を変更するためのビットにすることを課題とする。 - 特許庁
  • The application data generation part generates application data having types smaller than the predetermined types and each having a number of bits larger than the predetermined number of bits based on the basic application data.
    印加データ生成部は、基印加データに基づいて、所定種類よりも少ない種類であって所定ビット数よりも多いビット数の印加データを生成する。 - 特許庁
  • Bits which overflow because of bit inserting are transferred to the data of the next clock cycle or bits made insufficient by bit deleting are moved from the data of the next clock cycle.
    ビット挿入によりあふれたビットを次のクロックサイクルのデータに繰り越したり、ビット削除により足りなくなったビットを次のクロックサイクルのデータから繰り上げる。 - 特許庁
  • To test a device whose data rate has risen without allowing the number of bits of pattern data to increase.
    パターンデータのビット数を増加させずに、データレートが増加したデバイスを試験する。 - 特許庁
  • To provide a semiconductor memory which quickly detects fail bits.
    フェイルビットを高速に検出することが可能な半導体記憶装置を提供する。 - 特許庁
  • An output by 4 bits from a transition number reduction circuit 23 that reduces number of transitions between adjacent bits is inverted on the basis of an output of the level number comparator circuit 22.
    隣り合うビット間の遷移の数を低減する遷移数低減回路２３の出力は、レベル数比較回路２２の出力に基づいて、４ビット分反転される。 - 特許庁
  • A decoding result and the number of effective bits are recorded in an entry showing the completion of decoding processing.
    復号処理完了のエントリには復号結果と有効ビット数を記録する。 - 特許庁
  • For calling a method, a call history in a current frame is shifted by 8 bits to the left, and the call site ID of the call side is put in the low-order 8 bits and is stacked in a new frame.
    メソッド呼び出し時には、現フレーム内にあるコール・ヒストリが８ビットだけ左シフトされ、下８ビットに、そのコールサイトのコールサイトＩＤを入れて新フレームに積まれる。 - 特許庁
  • Here, (n) is the number of dimensions of an input vector and (m) is the number of configuration bits of each element.
    尚、ｎは入力ベクトルの次元数、ｍは各要素の構成ビット数である。 - 特許庁
  • The bits 41 and 42 are arranged in a plurality by becoming smaller than the excavator body 2, and the bits 41 and 42 are constituted so as to be impacted and driven by mutually making time different.
    ビット４１，４２は掘削装置本体２よりも小さくなって複数設けてあり、ビット４１，４２は互いに時間をずらして打撃駆動するように構成されている。 - 特許庁
  • Statuses of each stack and a queue are reflected in the bits in the multi-bit registers.
    各スタックと待ち行列の状態は、複数ビットレジスタ中のビットに反映される。 - 特許庁
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