「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 27 28 29 30 31 32 33 34 35 .... 123 124 次へ＞- Among discharge command signals transmittted to a discharge control device 20 from a game control device 10, a winning ball discharge requiring signal is composed of 8-bit data composed of superordinate 4 bits for expressing discharge requiring number data and subordinate 4 bits by reversing a value of these superordinate 4 bits.
遊技制御装置１０から排出制御装置２０に送信される排出指令信号のうち、賞球排出を要求する信号を、排出要求数データを表現する上位４ビットと、この上位４ビットの値を反転した下位４ビットからなる８ビットデータで構成した。 - 特許庁 - The information bit storage memory 121 reads bits according to the parity check matrix of an LDPC code out of each bit of the stored input data D121 based on a control signal D125 supplied from a control signal generation section 124 and supplies the bits as information bits D122-1 to D122-7 to a computing unit 122.
情報ビット格納メモリ１２１は、制御信号生成部１２４から供給される制御信号D125に基づいて、格納している入力データD121の各ビットのうちの、LDPC符号の検査行列にしたがったビットを読み出し、情報ビットD122-1乃至D122-7として、演算器１２２に供給する。 - 特許庁 - A signal path is provided with a first entry for inputting the output of (n) bits from an ADC 19 and a second entry for inputting the expression of (k) bits showing a DC offset component correction value and on the condition of k=n+m, (m) is a number of bits expressing a value smaller than one LSB of n-bit expression.
信号路は、ADC19のnビット出力を入力するための第1の入力と、DCオフセット成分補正値のkビット表現を入力するための第2の入力を有する合計ノード19Aを包含し、ここで、k＝n＋mであり、mは、前記nビット表現の最下位ビット（LSB）1個より小さい値を表すビット数である。 - 特許庁 - In the method, prescribed number of bit computing steps are controlled so that the number of bits is fixed or is made variable for every audio frame, computed number of prescribed bits is outputted and used in a step in which quantized distortion is made within a prescribed amount and in a step in which the distortion is made within a prescribed number of bits.
オーディ信号符号化方法において、所定ビット数算出ステップを、オーディオフレーム毎にビット数を固定または可変に制御して、演算した所定ビット数を、量子化歪を所定量に収めるステップと、所定ビット数に収めるステップに出力して使用する。 - 特許庁 - The bit changer 103 changes the bit position so that other coded bits that the bits before coding are the same as punctured bits in the rate match unit 102 are placed at a high error durability position in one symbol for doing the multi-value modulation, using the rate match information 105.
また、ビット入替部１０３は、レートマッチ情報１０５を用いて、レートマッチ部１０２にてパンクチャしたビットと符号化前のビットが同じである他の符号化ビットが多値変調する１シンボルにおいて誤り耐性の高いビットの位置に配置されるようにビット位置を入れ替える。 - 特許庁 - In the debug function-incorporated microcomputer, a DBG (debug unit) 3, when tracing the instruction bus 12 via an output bit width of 8 bits smaller than 32 bits of the bit width of the instruction bus 12, traces every 4 higher bits of two instructions parallel output to the instruction bus 12.
デバック機能内蔵型マイクロコンピュータにおいて、ＤＢＧ（デバックユニット）３は、命令バス１２のビット幅の３２ビットよりも少ない８ビットの出力ビット幅で命令バス１２をトレースする時、命令バス１２に並列出力される２つの命令を上位から４ビットづつトレースする。 - 特許庁 - A transfer frame contains a MAC address for a transmission-origin edge switch and the MAC address for a transmission-destination edge switch and first part identifiers in (n) bits in virtual exclusive circuit identifiers in (m) bits in a header, and contains a user frame excepting the virtual network identifiers in (n) bits in a payload.
転送フレームは、送信元エッジスイッチ用ＭＡＣアドレス及び送信先エッジスイッチ用ＭＡＣアドレスと、ｍビットの仮想専用回線識別子のうちのｎビットの第１の部分識別子と、をヘッダに含み、ｎビットの仮想ネットワーク識別子を除いたユーザフレームをペイロードに含む。 - 特許庁 - This arithmetic processing unit 1 can designate the reference address of a memory 10 by dividing an index value included in an instruction code into upper and lower bits of five each, and interpreting the upper five bits as vertical index values and the lower five bits as horizontal index values.
演算処理装置１は、命令コードに含まれるインデックス値を上位および下位の５ビットに分割し、上位５ビットを縦方向のインデックス値として、下位５ビットを横方向のインデックス値として解釈することにより、メモリ１０の参照先アドレスを指定することが可能である。 - 特許庁 - The three digital delay devices among the digital delay devices receive three convolutional bits in a stream according to a parallel system for each clock period, the digital delay devices receive provides at least six bits relating to a present bit, each of the digital gates receives a prescribed number of digital bits from the delay devices and outputs a bit symbol indicating bits in the parallel system.
複数のディジタル遅延デバイスの３つのディジタル遅延デバイスは、各クロック期間においてパラレル方式でストリームにおける３つの畳込みビットを受取り、複数のディジタル遅延デバイスは現ビットに関係する少なくとも６つのビットを与え、複数のディジタル・ゲートの各々は一定の数のディジタル・ビットを前記遅延デバイスから受取り、パラレル方式においてビットを表示するビット・シンボルを出力する。 - 特許庁 - Furthermore, each of the comparators has an output for supplying a substage output value; the output value is inactive in a prechage state; when any of the received paired comparison bits has unequal bits, the output value is active in an evaluation state; and all the received paired comparison bits have equal bits, the output value is inactive in the evaluation state.
それらの各々は、また、サブステージ出力値を供給するための出力を有しており、この出力値は、事前充電状態の間は非アクティブな値であり、受信した比較ビット対のいずれかが等しくないビットを有する場合には、評価状態の間アクティブな値であり、受信した全ての比較ビット対が等しいビットを有する場合には、評価状態の間非アクティブな値である。 - 特許庁 - The second correction circuits correct A/D conversion results of the bits lower than the determined bit to "1".
第２補正回路は判定されたビットより下位ビットのＡ／Ｄ変換結果を“１”に補正する。 - 特許庁 - The first correction circuits correct A/D conversion results of the bits lower than the determined bit to "0".
第１補正回路は、判定されたビットより下位ビットのＡ／Ｄ変換結果を“０”に補正する。 - 特許庁 - Likelihood of data of a plurality of bits is calculated by a likelihood calculating circuit 10 based on this soft value.
この軟値に基づいて複数ビットのデータの尤度を尤度計算回路１０にて計算する。 - 特許庁 - To simplify a circuit configuration by reducing the number of parts and to permit writing of multiple bits.
部品点数を削減して回路構成を簡単にし、複数ビットの書き込みを可能とする。 - 特許庁 - To control a band by deciding an average bit rate even when the number of bits of packets is not constant.
パケットのビット数が一定でなくても平均ビットレートを定めて帯域を制御できること。 - 特許庁 - A random number adder section 15 generates a random number in m bits and summates it to the addition returning signal.
乱数加算部１５は、ｍビットの乱数を発生させ、これを足し戻し信号に加算する。 - 特許庁 - The programming is carried out by storing external bit data in a buffer 6, whose opposite bits are in the programming state.
バッファ６に、対向ビットがプログラム状態である外部ビットデータを格納して、プログラムを行う。 - 特許庁 - To provide a semiconductor memory device having a data input/output structure which has multiples of nine bits.
９の倍数になるデータ入出力構造を有する半導体メモリ装置を提供すること。 - 特許庁 - Thus, the 16-bit data can be compressed to the 4 bits by only twenty signal lines 23, 24.
これにより、たった２０本の信号線２３，２４で、１６ビットのデータを４ビットに圧縮できる。 - 特許庁 - To increase write operation speed by enabling simultaneous verification of many bits when verifying a program.
プログラムベリファイ時に多数ビットを同時にベリファイ可能にして書き込み動作の高速化を図る。 - 特許庁 - When a burst error in which (M+1) or more bits are continuously mistaken is entered, a protected bit makes an error without fail.
Ｍ＋１ビット以上連続して誤るバースト誤りが入る場合、保護ビットが必ず誤る。 - 特許庁 - The least significant bit is replaced with a parity detection bit, among the row of bits to which parity detection is executed.
パリティ検出が施されるビット列のうち、最下位ビットをパリティ検出ビットに置き換える。 - 特許庁 - A memory cell array 1 has a plurality of memory cells for storing a plurality of bits in one memory cell.
メモリセルアレイ１は、１つのメモリセルに複数ビットを記憶する複数のメモリセルを有している。 - 特許庁 - Each of the memory cell 11 stores, for example, plural bits being 3 other than integer power of 2.
メモリセル１１の各々は、２の整数べきでない、例えば、３である複数のビットを記憶する。 - 特許庁 - Only the comparison results of (n-1) bits are rearranged through a selector SEL and data are held in a register section 1-5.
そして、（n-1）ビットの比較結果だけをセレクタSELで遷移させ、データはレジスタ部１-５に保持しておく。 - 特許庁 - Error correction when data of four bits is read and written for a memory cell is performed for each bit group.
メモリセルに対して４ビットのデータを読み書きする際の誤り訂正をビットグループ毎に行う。 - 特許庁 - In the cycle B, next image data are read out through the data bus (D0 to D7) of the low-order 8 bits simultaneously.
Ｂのサイクルでは同時に、下位８ビットのデータバス（Ｄ０〜Ｄ７）で次の画像データを読み出す。 - 特許庁 - The frames are then coded based on a particular block code to provide parity bits.
フレームはその後パリティ・ビットを供給するために特定のブロック符号に基づいて符号化される。 - 特許庁 - A register holding bits having a value changing according to the activation of the carry signal is an active register.
桁上げ信号の活性化に応じて値が変化するビットを保持するレジスタは、活性レジスタである。 - 特許庁 - Reference power control (PC) bits are also sent on the data channel and used for signal quality estimation.
参照電力制御(PC)ビットもデータ・チャネル上で送られ、信号品質推定に使用される。 - 特許庁 - The processing logic then looks for a cache line tag that includes microarchitectural hint bits associated with a FASTCMPXCHG instruction (202).
次いで、FASTCMPXCHG命令に関連付けられたマイクロアーキテクチャヒントビットを含むキャッシュラインタグを探す（２０２）。 - 特許庁 - Information bits are input to the encoding circuit 51 at (q) bit units at every 1 clock cycle.
符号化回路５１に対しては、１クロックサイクル毎に情報ビットがqビット単位で入力される。 - 特許庁 - The ECC detector detects the number of bits that are used for the ECC in a spare area of each data page.
ＥＣＣ検出器は、毎のデータページのスペア領域のＥＣＣに用いるビット数を検出する。 - 特許庁 - To improve picture quality by increasing pseudo gradations in number without increasing the number of signal bits.
信号ビット数を増加することなく、擬似的に階調数を増加して、画質を向上させる。 - 特許庁 - Each generated code is extended to a code with the most number of bits ('X' in this case).
続いて、生成された各符号をbit数の最も多い符号（ここでは、“Ｘ”）まで拡張する。 - 特許庁 - Number of bits of the address data to the ROM section 22A2 is less than that of the received I, Q data by one bit.
ＲＯＭ部２２Ａ２へのアドレスデータは受信したＩデータ、Ｑデータより１ビット少なくなる。 - 特許庁 - A plurality of sign bits arranged in a channel direction are extracted from a plurality of element reception signals.
複数の素子受信信号から、チャンネル方向に並ぶ複数の符号ビットが取り出される。 - 特許庁 - Parallel access of the number of bits in accordance with a bus width of a memory access data bus is secured for the memory modules.
メモリモジュールは、メモリアクセスデータバスのバス幅に応じたビット数の並列アクセスが保証される。 - 特許庁 - Gray level values of the related maze patterns are processed and bits are extracted from the maze pattern image.
関連する迷路パターンセルのグレイレベル値を処理し、迷路パターンのイメージからビットを抽出する。 - 特許庁 - The data-transferring of the plural bits to the one surface of the disk 3 are simultaneously performed by the plural heads 2.
複数個のヘッド２でディスク３の片面に対して複数ビットを同時にデータ転送する。 - 特許庁 - To ensure unequal error protection to a plurality of different bits in a communication system.
通信システムにおいて、異なる複数のビットに関して不均一誤り保護を提供すること。 - 特許庁 - A numeric value Ftk is generated from the six lowest bits of the frame number Ft of a frame to be encoded.
符号化対象フレームのフレーム番号Ｆｔの下位６ビットから数値Ｆｔｋを生成する。 - 特許庁 - Outputs from respective identification units are inputted to an exclusive OR circuit 9 where the bits are compared.
それぞれの識別器の出力は、排他的論理和回路９に入力され、ビット比較される。 - 特許庁 - The interleaver (16) and the first encoder (12) are each configured to receive input bits.
インタリーバ（１６）および第１エンコーダ（１２）は、それぞれ入力ビットを受け取るように構成される。 - 特許庁 - Bits of the counter are grouped into a binary section of an m-bit counter and a unary section of an n-bit counter.
このカウンタのビットは、ｍビットカウンタのバイナリ部分と、ｎビットカウンタのユナリ部分にグループ化される。 - 特許庁 - Uneven error protection is provided for the input bits based on the significance of each input bit.
入力ビットは、各入力ビットの重要性に基づく不均一誤り保護が提供される。 - 特許庁 - When shutdown is performed, the present stream of bits or packets to the main laser is buffered and stored.
シャットダウンされると、主レーザへのビットまたはパケットの現在のストリームが緩衝記憶される。 - 特許庁 - A bitmap is provided for holding state bits for each of the nodes in the tree structure.
このツリー構造の各ノードに対する状態ビットを保持するためのビットマップが形成される。 - 特許庁 - To provide a signal processing system for demodulating navigation bits from a satellite signal.
衛星信号からナビゲーションビットを復調するための信号処理システムが本明細書で開示される。 - 特許庁 - A pixel signal outputted from a focal point detection sensor is A/D converted with an accuracy of 10 bits.
焦点検出センサから出力された画素信号を１０ビットの精度でＡ／Ｄ変換する。 - 特許庁
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