「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 35 36 37 38 39 40 41 42 43 .... 123 124 次へ＞- For example, the system converts /a into an n-bit fixed-length address with "1" as the number 600 of components indicated with k bits and h(/a) as the hash value 670 of the prefix, indicated with n-k bits.
例えば、システムは「／ａ」を、ｋビットで表される構成要素の数６００としての「１」とｎ−ｋビットで表されるプレフィックスのハッシュ値６７０としての「ｈ（／ａ）」とを有するｎビット固定長アドレスに変換する。 - 特許庁 - The MSB side bits are subjected to run-length processing of an MSB side bit unit with, for example, one byte of the MSB side bits by an adjacent pixel as a unit, and when the run-length processing of an MSB side bit unit is completed, run-length processing of a one byte unit is performed.
ＭＳＢ側ビットは、隣接する画素によるＭＳＢ側ビットの例えば１バイト分を単位として、ＭＳＢ側ビット単位のランレングス処理を行い、処理できたら、１バイト単位のランレングス処理を行う。 - 特許庁 - Then, by a majority circuit 107, the output (AD conversion result) of the parallel type AD converter 106 is sampled two or more times and the values of respective bits in the low order bits are determined by majority and output.
そして、多数決回路１０７によって、並列型ＡＤコンバータ１０６の出力（ＡＤ変換結果）を複数回サンプリングして、多数決により、下位ビットにおける各ビットの値を決定して出力する。 - 特許庁 - The common part judgment table selection part 21 supplies high-order five bits of the variable length code to the decoding table 23 for short code and decodes them when it is judged that the values of the high-order four bits are not '0000'.
共通部分判断テーブル選択部２１は、上位４ビットの値が‘００００’でないと判断したときには、短い符号用復号テーブル２３に可変長符号の上位５ビットを供給させて復号させる。 - 特許庁 - The multi-bit memory cell stores a first data bits by changing a first behavior of the multi-bit memory cell, and stores second data bits by changing a second behavior of the multi-bit memory cell.
前記マルチビットのメモリセルは、前記マルチビットのメモリセルの第１特性を変えることによって第１データビットを貯蔵し、前記マルチビットのメモリセルの第２特性を変えることによって第２データビットを貯蔵する様に構成される。 - 特許庁 - FRC processing is performed in accordance with a different FRC pattern, in response to the data of the subordination (k+1)th bits; and after the FRC processing, the electro-optical device is driven, on the basis of the gradation data of (j-k) bits.
そして、下位（ｋ＋１）ビット目のデータに応じて異なるＦＲＣパターンに従ってＦＲＣ処理を行い、該ＦＲＣ処理後の（ｊ−ｋ）ビットの階調データに基づいて電気光学装置を駆動する。 - 特許庁 - Each switch is on/off- controlled by a signal resulting from decoding high-order 4-bits of data to be converted and a voltage corresponding to the high-order 4-bits of the data to be converted is obtained as an output of the amplifiers 16, 17 thereby.
各スイッチは被変換データの上位４ビットをデコードした信号によってオン／オフ制御され、これにより、被変換データの上位４ビットに対応する電圧がアンプ１６，１７の出力として得られる。 - 特許庁 - A logarithmic conversion low-order bit string generation means calculates a bit string of the prescribed number q of bits positioned lower than the bit position S among respective bits of the inputted data B and defines the bit string as a logarithmic conversion low-order bit string D_LOW.
対数変換下位ビット列生成手段が、入力データＢの各ビットのうち、ビット位置Ｓより下位に位置する所定ビット数ｑのビット列を求め、対数変換下位ビット列Ｄ_ＬＯＷとする。 - 特許庁 - The second agitation bits 16 are overlappedly provided in the different levels to enlarge the diameter and the dimension of the second agitation bits 16 and provide higher agitation efficiency than the conventional ones.
第二の攪拌翼１６同士を段違いにラップして設けていることから、第二の攪拌翼１６の攪拌翼径と攪拌翼の大きさを大きくすることができ、従って従来と比較して高い攪拌効率を得ることが可能となる。 - 特許庁 - To compress image data composed of raster data and attribute bits with leaving information on attribute bits at a maximum, while restricting the compression ratio of the raster data to a minimum, if the output buffer size is limited after the compression.
ラスタデータと属性ビットからなる画像データについて、圧縮後の出力バッファサイズが制限される場合に、ラスタデータの圧縮率を最低限に抑制し、属性ビットの情報を最大限に残した圧縮を行う。 - 特許庁 - N higher resistances RH and N lower resistances RL are associated with respective bits of a digital input code D_IN, and respective resistance values are substantially binary-weighted in accordance with the corresponding bits.
Ｎ個の上側抵抗ＲＨおよびＮ個の下側抵抗ＲＬはそれぞれ、デジタル入力コードＤ_ＩＮの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされている。 - 特許庁 - Then a selector 61 of a bit changer 6 sequentially selects the data output bits in each group and the 1-bit comparator 11 sequentially compares output data of the selected data output bits with expected value data.
そして、ビット・チェンジャー６のセレクタ６１により各グループ内のデータ出力ビットを順次選択し、その選択されたデータ出力ビットの出力データと期待値データとを１ビット・コンパレータ１１により順次比較する。 - 特許庁 - This signal outputting method of an absolute encoder is a method for delaying points of change in the LSB signals (10) more than points of change of other bits among absolute signals (20) in which all the bits simultaneously change.
本発明によるアブソリュートエンコーダの信号出力方法は、全ｂｉｔが同時に変化するアブソリュート信号(20)の中のＬＳＢ信号(10)の変化点を他のｂｉｔの変化点よりも遅らせる方法である。 - 特許庁 - An optimum system in the memory interleaving systems of plural cache rows interleaving(MCI), cache effect interleaving(CEI) and DRAM page interleaving(DPI) is allocated to respective bank bits based on the number of bank bits.
バンク・ビットの数に基づいて複数キャッシュ行インターリービング(ＭＣＩ)、キャッシュ効果インターリービング(ＣＥＩ)およびＤＲＡＭページ・インターリービング(ＤＰＩ)というメモリ・インターリービング方式のいずれか最適方式を各バンク・ビットに割り当てる。 - 特許庁 - A microprocessor is provided with an ASR register 2 having bits showing that a debug mode has been discontinued and that interruption has been accepted and bits showing the state of a debug exclusive resource inside a processor, and configured to retreat and restore from/to the debug program.
デバッグモードを中断して割込みを受理したことを示すビットと、プロセッサ内部のデバッグ専用リソースのステートを示すビットを持ったＡＳＲレジスタ２を持ち、デバッグプログラムから退避及び復帰可能とする。 - 特許庁 - The reference voltage generating section 30 outputs dense reference voltages Vrf1 to Vrf12 to the second conversion section 20 for generating the lower-order bits at an interval of nLSB (n is an integer of 2 or over) in the lower-order bits.
基準電圧生成部３０は、下位ビットを生成する第２変換部２０に対して密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２を、下位ビットのｎ（ｎは２以上の整数）ＬＳＢ刻みにて出力する。 - 特許庁 - A transmission circuit provided transmits an acoustic signal in which m bits are frequency division multiplexed and that allocates two different carrier frequencies to each bit such that duplication does not occur across m bits.
ｍ個のビットを周波数分割多重した音響信号を送信する送信回路を設け、ｍ個のビットにわたって重複が生じないように各ビットごとに異なる２つの搬送波周波数をが割り当てる。 - 特許庁 - To provide an encoding device for cyclic redundancy check that can revise the number of protection object bits for cyclic redundancy check and the number of bits for redundancy check for each transmission frame depending on a transmission line error rate.
伝送路誤り率に応じて、巡回冗長検査用の保護対象ビットと冗長検査用のビット数を伝送フレーム毎に変更することができる冗長検査用の符号化装置を提供すること。 - 特許庁 - By setting (16 levels) of the gray-scale current for four bits, a current-time product of a current passing through the light-emitting element 110 of the current drive type during the one-frame period can be controlled to 256 levels for eight bits.
４ビット分の階調電流の設定（１６段階）によって、１フレーム期間での電流駆動型発光素子１１０を通過する電流の電流・時間積を８ビット分の２５６段階に制御できる。 - 特許庁 - Reference bit inserting devices 5-4 and 5-5 insert a plurality of known reference bits into the information bit sequence so that the reference bits may be dispersed in the information bit sequence, thereby generating data after reference bit insertion.
参照ビット挿入器５−４および５−５は、参照ビットが情報ビット系列中で分散するように、既知の複数の参照ビットを情報ビット系列に挿入して参照ビット挿入後データを生成する。 - 特許庁 - A plurality of bits per unit cell are programmed, the program of a selected bit and read operation are controlled according to whether a program for the most previous bit to the selected bit for programming among the plurality of bits is skipped or not skipped.
セル当たり複数のビットをプログラムし、複数のビットのうちプログラムのために選択されたビットの直前のビットのプログラム省略有無によって、選択されたビットのプログラム及び読み出し動作を制御する。 - 特許庁 - To enable to control an amount of bits suited to a characteristic of an input signal by extracting the number of allocated bits by frequency bands from an optimal lookup table selected according to the characteristic of the input signal.
入力信号の特性によって選択された最適のルックアップテーブルから、周波数帯域別の割り当てビット数を抽出することによって、入力信号の特性に適したビット量の制御が可能とする。 - 特許庁 - The solid-state imaging device is configured to make a choice between output of an imaging signal obtained through imaging of the solid-state image sensor in an (n)-bit format and output in a format of bits which are as may as an integral multiple of (n) bits.
固体撮像素子で撮像して得た画素信号を、出力クロックに同期してｎビットで出力させる場合と、ｎの整数倍のビット数で出力させる場合とを選択できる構成とする。 - 特許庁 - A pixel range of a code the same as a code A obtained by using a value of a higher-order 4-bits is 16 steps and a pixel range of a code the same as a code B obtained by using a value of a higher-order 3-bits is 32 steps.
上位４ビットの値を用いて求められるコードＡの同一コードの画素範囲は１６ステップであり、上位３ビットの値を用いて求められるコードＢの同一コードの画素範囲は３２ステップである。 - 特許庁 - To provide a method and circuit for reading a multilevel NAND flash memory cell where a gray code can be used by providing a first page buffer for storing higher order bits and a second page buffer for storing lower order bits on a bit line.
ビットラインに上位ビットを格納する第１ページバッファと下位ビットを格納する第２ページバッファを設け、グレーコードを用いることが可能なマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法及び回路を提供する。 - 特許庁 - In manufacturing a sound absorbing board, the space is formed by joining a multiplicity of bits of metal, the percentage of void is assigned by selecting the sizes of the bits of metal and the results thereof make the selection of the sound absorbing characteristics possible.
多数の金属片を接合することにより空隙を形成して吸音板を製造する際に、金属片の大きさを選定することにより空隙率を指定し、その結果吸音特性を選択できるようにする。 - 特許庁 - A summing or output selection unit 161 of a summing processing unit 144 adds output of N bits of the selector 151 and outputs, or outputs one bit out of N bits based on control of a controller 141.
加算処理部１４４の加算または出力選択部１６１は、コントローラ１４１の制御に基づいて、セレクタ１５１のNビットの出力を加算して出力するか、Nビットのうちの１ビットを出力する。 - 特許庁 - A CPU 101 extracts the private bits dispersedly arranged in the MP3 frame column and every time one music number is composed by the extracted bits, that music number is written into a music number buffer 1042.
ＣＰＵ１０１は、このＭＰ３フレーム列に分散配置されたプライベートビットを抽出し、抽出したビットにより１つの曲番号が構成される度に、その曲番号を曲番号バッファ１０４２に書き込む。 - 特許庁 - A position of option deciding part 25 of the option tray 20 by which the position designation signal is received inverts one bit of two bits, replaces positions of a high-order bit and a low-order bit and outputs the bits to the lower option tray 20.
この位置指定信号を受信したオプショントレイ２０のオプション位置判定部２５は、２ビットのうちの１ビットを反転し、かつ、上位ビットと下位ビットの位置を入れ替えて下方のオプショントレイ２０に出力する。 - 特許庁 - It is necessary to study how to increase the key length (number of bits of a compound number that is the product of two prime numbers in the caser of RSA ciphers) to be used (1024 bits or more for RSA ciphers) within the range of permissible processing speed.
なお、許容される処理速度の範囲で、使用される鍵長（RSA 暗号の場合、2 つの素数の積となる合成数のビット数）を長くする（RSA 暗号の場合は 1024 ビット以上にする）などの検討が必要である。 - 経済産業省 - At the reproduction side, at the time of performing the logical operation of the fixed pattern bits and the prescribed unit specific bits of the picture original data, when the preliminarily decided specific value is set, it is judged as the position where the electronic watermark information is embedded.
再生側では、固定のパターンビットと画像原データの所定単位の特定のビットを論理演算したときに、予め定めた特定の値になるとき、電子透かし情報が埋め込まれている位置として特定する。 - 特許庁 - In an interleaver, in a MIMO OFDM communication system including a plurality of transmission antennas, configured to interleave a block of N data bits including data for a plurality of OFDM symbols by implementing first and second interleave functions, at least one interleave function being configured to interleave data bits between blocks of Ncbps bits, each of the OFDM symbols is defined by the block of the Ncbps bits.
複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システムにおけるインタリーバおいて、少なくとも一つのインタリーブ機能がＮｃｂｐｓビットのブロック間でデータビットをインタリーブするよう構成される第一及び第二のインタリーブ機能を実施することによって、複数のＯＦＤＭシンボルのためのデータを含むＮデータビットのブロックをインタリーブするために構成されるインタリーバであって、各々のＯＦＤＭシンボルはＮｃｂｐｓビットのブロックにより定義される。 - 特許庁 - A bit shift section 53 shifts an addition result by two bits in the descendant direction to obtain 8-bit output image data Dout.
ビットシフト部５３は、加算結果を下位方向に２ビット分シフトして８ビットの出力画像データＤout を得る。 - 特許庁 - A sample/hold circuit 11-1 and stages 11-2-11-k are connected in cascade to determine upper N bits.
サンプルホールド回路１１−１とステージ１１−２〜１１−ｋは縦列接続され、上位Ｎビットを決定する。 - 特許庁 - To generate suitable printing data according to the number of usable bits for the printing data used in a printing device.
印刷デバイスで使用される印刷データの使用可能なビット数に応じて適切な印刷データを生成する。 - 特許庁 - Pits P4 and P5 are formed corresponding to a 14-bit pattern obtained by imposing EFM modulation on its 8 bits.
この８ビットをＥＦＭ変調した結果の１４ビットのパターンに対応してピットＰ４、Ｐ５が形成される。 - 特許庁 - An extractor scans the printed medium, extracts embedded bits and then interprets the embedded data.
抽出器は、印刷媒体を走査して埋め込まれたビットを抽出してから、その埋め込まれたデータを解釈する。 - 特許庁 - In the above-mentioned method, a plurality of CRCs are calculated for one transfer block having a plurality of information bits.
上記方法は、複数の情報ビットを有する１つの転送ブロックのために複数のＣＲＣを計算する。 - 特許庁 - In such a case, a state of N-bit data transmitted just before is kept as it is for invalid data (N-N/m bits).
この際、無効データ（Ｎ-Ｎ/Ｍビット）は、直前に送信したＮビットデータの状態をそのまま保持する。 - 特許庁 - A gray code counter 100 counts a click signal (CLK) to output a 4 bits gray code responding to the counted value.
グレイコードカウンタ１００は、クロック信号（ＣＬＫ）を計数し、該計数値に応じた４ビットのグレイコードを出力する。 - 特許庁 - Then a partial image data of extracted 64 bits is stored in a synchronous DRAM 16 as storage data.
そして、抽出された６４ビット分の部分画像データは、記憶データとして同期型ＤＲＡＭ１６に記憶される。 - 特許庁 - To provide a semiconductor device which can deliver and receive data of multi-bits without increasing data input/output pins.
データ入出力ピンを増やすことなく多ビットのデータを授受することが可能な半導体装置を提供する。 - 特許庁 - A clock track is recorded only once using the head and the track is played back to measure the total number of clock bits in one revolution.
クロックトラックを一度だけ記録し、記録したクロックトラックを再生して１周の全クロックビット数を測定する。 - 特許庁 - The data Dc is transferred through a group of data lines having one gradation value and light amount correction value in predetermined bits.
データＤｃは階調値と光量補正値が１つのグループのデータ線で所定のビットで転送される。 - 特許庁 - Logical addresses is made to start at different base addresses for every number of bits of data constituting one word.
論理アドレスは、１ワードを構成するデータのビット数毎に、異なるベースアドレスから始まるようになされている。 - 特許庁 - To obtain a wireless receiver in which packet data can be received even if a synchronization pattern is shifted several bits.
同期パターンが数ビットずれていても、パケットデータを受信することができるようにすることを目的とする。 - 特許庁 - The control section switches CRC bits included in the packet signal or an EVM of the packet signal and use it.
判定のために、パケット信号に含まれたＣＲＣビットあるいはパケット信号のＥＶＭを切り替えて使用する。 - 特許庁 - The phase change material 204 is programmed into one of four states for storing two bits of data.
相変化材料２０４は、２ビットのデータを記憶するために、４つの状態のいずれか１つにプログラムされる。 - 特許庁 - A peripheral circuit control register 24 has a plurality of bits that correspond to respective peripheral resources 160-167.
周辺回路制御レジスタ２４は、周辺リソース１６０〜１６７にそれぞれ対応する複数のビットを有する。 - 特許庁 - A rate versus distortion characteristic analysis section 31 and a bit distribution control section 32 distribute bits for quantization.
量子化のためのビット配分は、レート−歪み特性解析部３１とビット配分制御部３２とで行われる。 - 特許庁
