「bits」を含む例文一覧(6183)

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  • The disc section 11 is fitted to the bit section 4 while fitting the projections of the positioning tool 1 to groove sections 5 formed among the bits 4a of the cutting bit 2, and the locking pieces 13 locked with step sections 6 among the bits 4a and bit main body 3.
    位置決め具１の突起部１４を、切削ビット２のビット４ａ同士の間に形成された溝部５へ嵌合させながら円板部１１をビット部４に嵌合させ、係止片１３をビット４ａとビット本体３との段部６に係合させる。 - 特許庁
  • A frequency spectrum correction section 6 corrects the frequency spectrum of a block whose number of quantized bits is small by using a structure of harmonic waves of a frequency spectrum of a block whose number of quantized bits is high and a frequency spectrum of consecutive frames in time series.
    量子化ビット数が大きいブロックの周波数周波数スペクトルの調波構造や、時系列で連続するフレームの周波数スペクトルを用いて量子化ビット数が小さいブロックの周波数スペクトルを周波数スペクトル補正部６で補正する。 - 特許庁
  • An external access circuit 25 checks a using state register 26, and when there is free storage capacity, turns the bits in the register 26 to a using state and the bits of a storage device register 23 are changed to the display of the computer 1.
    外部アクセス用回路２５は、使用状態レジスタ２６を調べ、記憶容量に空きがあれば使用状態レジスタ２６の当該ビットを使用状態にするとともに、記憶装置レジスタ２３の当該ビットをコンピュータ１の表示に変更する。 - 特許庁
  • A PN pattern comparison section 16 and a bit number comparison section 17 compare number of the inserted error bits and number E of the error bits in the signal pattern P1 received by the PN pattern synchronization section 15 to conduct the quality test for a line between the transmitters.
    ＰＮパターン比較部１６及びビット数比較部１７により、その挿入したエラービットの数と、ＰＮパターン１５で受信した信号パターンＰ１におけるエラービットの数Ｅとが比較され、伝送装置間の回線の品質試験が行われる。 - 特許庁
  • An error code correcting system consisting of 64 bits data bit and 9 bits check bit with respect to a memory array ARY such as a DRAM is introduced, for instance, and an error correction code circuit ECC according to the above arrangement is disposed adjacent to a sense amplifier column SAA.
    例えば、ＤＲＡＭなどのメモリアレイＡＲＹに対して、６４ビットのデータビットと９ビットのチェックビットからなる誤り符号訂正方式を導入し、これに伴う誤り訂正符号回路ＥＣＣをセンスアンプ列ＳＡＡに隣接して配置する。 - 特許庁
  • A ROM 1 has a plurality of areas of data width matched with the number of bits of a data bus 11 and an instruction word constituted of one or more words of which the maximum word length is shorter than fixed data width is arrayed in each area without free bits.
    ＲＯＭ１は、データバス１１のビット数に一致したデータ幅の領域を複数有し、各領域に、最大語長が固定されデータ幅よりも短いワード長の１つ以上のワードによって構成される命令語が空きビットなく配列される。 - 特許庁
  • Input information bits are information bits of two series, which are a series input to a first RSC code part 22 and a series input to a second RSC code part 23 through an interleaving part 21, and RSC-encoded respectively.
    入力情報ビットに対し、第１のＲＳＣ符号部２２に入力される系列と、インターリーブ部２１を介して第２のＲＳＣ符号部２３に入力される系列の２系統の情報ビットとし、それぞれＲＳＣ符号化がなされる。 - 特許庁
  • When the number of increment/decrement bits and the number of Pbits to be used for rate matching processing are stored in the storage part 103, the arithmetic part 104 calls the number of increment/decrement bits and the number of Pbits from the storage part 103 and operates a rate matching parameter.
    演算部１０４は、レートマッチング処理の際に用いる増減ビット数及びＰｂｉｔ数が記憶部１０３に記憶されている場合には、増減ビット数及びＰｂｉｔ数を記憶部１０３から呼び出してレートマッチングパラメータを演算する。 - 特許庁
  • The light ray 103 is modulated in the EFT-LCD panel 14 based on the brightness information consisting of the higher order 4-bits, and the light ray 102 is modulated in the TFT-LCD panel 15 based on the brightness information consisting of the lower order 4-bits.
    光１０３は、ＴＦＴ−ＬＣＤパネル１４において上位４ビットからなる輝度情報に基づいて変調され、光１０２は、ＴＦＴ−ＬＣＤパネル１５において下位４ビットからなる輝度情報に基づいて変調される。 - 特許庁
  • In the first period, lower-order data bits D0 to D2 are inputted to the D-A converter units DAC[0] to DAC[2], respectively, and in the second period, higher-order data bits D3 is commonly inputted to each of the D-A converter units DAC[0] to DAC[2].
    第１の期間においては、下位データビットＤ０〜Ｄ２がＤ／Ａ変換ユニットＤＡＣ［０］〜［２］へそれぞれ入力され、第２の期間においては、上位データビットＤ３がＤ／Ａ変換ユニットＤＡＣ［０］〜［２］の各々へ共通に入力される。 - 特許庁
  • In the quantization for acquiring the data of each recording head, the recording data of a large-sized dot (5pl) is formed as the data the number of bits of which per pixel is two, while the recording data of a medium and small-sized dots (2pl, 1pl) is formed as the data the number of bits of which per pixel is one.
    各記録ヘッドのデータを得るための量子化において、大ドット（５ｐｌ）の記録データを１画素当りのビット数が２ビットのデータとし、中、小ドット（２ｐｌ、１ｐｌ）の記録データを１画素当りのビット数が１ビットのデータとする。 - 特許庁
  • The information processor includes a peripheral circuit 20-3 including a register 24-4 having a plurality of bits, a data bus 12, and a CPU 11 which accesses to a specific bit of the plurality of bits of the register 24-4 through the data bus 12.
    本発明の情報処理装置は、複数ビットを有するレジスタ２４−４を備える周辺回路２０−３と、データバス１２と、データバス１２を介してレジスタ２４−４の複数ビットのうちの特定ビットに対してアクセスするＣＰＵ１１と、を具備している。 - 特許庁
  • When input signals have (n+a) bits and output signals have n bits, an error spreading processing circuit 1 executes an error spreading process onto the input signals in order to express gradation that is more than the expression to be actually displayed on a screen.
    入力信号を（ｎ＋ａ）ビットとし、出力信号をｎとした場合において、誤差拡散処理回路１は、入力信号に対して、画面に実際に表示するときより多くの階調を表現するために誤差拡散処理を施す。 - 特許庁
  • When record data incoming signals to the recording element substrate are all bits High level signals or all bits Low level signals, the block selection signal of a time sharing drive is considered as an empty block selection signal for which the corresponding heating resistive element does not exist.
    記録素子基板への記録データ入力信号が全ビットＨｉｇｈレベル信号、もしくは全ビットＬｏｗレベル信号であった場合、時分割駆動のブロック選択信号を、対応する発熱抵抗素子がない空ブロック選択信号とする。 - 特許庁
  • Heaters 102a and 102b are mounted on welding bits 11a and 11b of the welding machine which welds structural components of an inner layer of the multilayer printed wiring board at predetermined places with heater bits 131a and 131b (heater fitting components) respectively.
    多層プリント配線板の内層の構成部材を所定箇所において溶着する溶着機の溶着ビット１１ａ，１１ｂには、それぞれヒータビット１３１ａ，１３１ｂ（ヒータ取付部品）によりヒータ１０２ａ、１０２ｂが装着されている。 - 特許庁
  • Since the RF is represented by the minimum number of bits making the repeat factor into binary code as an integer without any symbol, the RF for each individual bit sequence is represented by the irreducibly minimum number of bits regardlessly of any preceding of following RF.
    ＲＦは、その反復因数を記号なし整数として２進コード化する最小数のビットによって表されるため個々のビット・シーケンスごとのＲＦが、直前または後続のどんなＲＦにも関係なく、必要最小限の数のビットで表される。 - 特許庁
  • The counters count the number of data bits and flag information data bits in a first logic state in a first data group which includes at least one data bit and second through n^th groups each including at least one data bit and flag information.
    カウンタ部は、少なくとも一つのデータを含む第１グループ、及び少なくとも一つのデータ及びフラグ情報を含む第２グループから第ｎグループを設定して、それぞれのグループ別に第１論理状態のデータ及びフラグ情報の数をカウントする。 - 特許庁
  • A mantissa part adder 12 and a post-rounding normalization judgment circuit 16 input the high-order m+1 [bits] of A and the high-order m [bits] of B and respectively output mantissa part added results C0 and C1 (=C0+1), carry X and a post- rounding normalization signal G.
    仮数部加算器１２、丸め後正規化判定回路１６は、Ａの上位ｍ＋１［ビット］、Ｂの上位ｍ［ビット］を入力し、それぞれ、仮数部加算結果Ｃ０，Ｃ１（＝Ｃ０＋１），桁上がりＸ、丸め後正規化信号Ｇを出力する。 - 特許庁
  • To display a video in high quality of performing optimal processing according to the movement of an input video signal, and avoiding deterioration in SN ratio in the case of reducing the number of bits of image data to a number of bits suitable for the input to a liquid cuptal panel and displaying the signal.
    画像データのビット数を液晶パネルの入力に見合ったビット数に削減して表示する際に、入力映像信号の動きに応じた最適な処理を行とともに、ＳＮ比の劣化を回避でき高品質で映像を表示する。 - 特許庁
  • During speech, the number of error bits is outputted from a channel decoder 18 and, when the number of error bits per unit time exceeds a prescribed threshold, a speech synthesizer 36 synthesizes a message reporting the deterioration of the communication quality and supplies the message to an amplifier 21.
    通話中のエラービット数がチャンネルデコーダ１８から出力され、単位時間当たりのエラービット数が所定のしきい値を越えると、音声合成装置３６によって通信品質の劣化を通知するメッセージが合成され、アンプ２１に供給される。 - 特許庁
  • A pseudo gradation processing section 16 conducts a pseudo gradation process, for example, a dither process and/or an error spreading process in order to display digital video signals VIDEO having a gradation number of n bits on a PDP device 20 having a gradation number of m bits (where n>m).
    擬似階調処理部１６は、階調数がｎビットのディジタル映像信号ＶＩＤＥＯを階調数ｍビット（ｎ＞ｍ）のＰＤＰ装置２０に表示させるために、擬似階調処理、たとえば、ディザ処理、および／または、誤差拡散処理を行なう。 - 特許庁
  • The memory 524 stores the high-order 5 bits of image data Cd in which gray scales of respective pixels are specified with 10 bits, and the stored 5-bit image data are read out in a period which is 1 field later and in which the image data Cd are not input.
    メモリ５２４は、各画素の階調を１０ビットで指定する画像データＣdのうち、上位５ビットを記憶するとともに、記憶した５ビットの画像データを、１フィールド経過後であって画像データＣdが入力されていない期間に読み出す。 - 特許庁
  • When there is a read request and data stored in the M-bit buffer are not less than n bits, control for outputting from the M-bit buffer to the external module is made, and the pointer is updated so that the remaining number of data becomes smaller by n bits.
    前記読み出し要求があり、Ｍビットバッファに格納されるデータがｎビット以上のとき、Ｍビットバッファから外部モジュールに対して出力する制御を行う共に、前記データの残量がｎビット少なくなるようにポインタを更新する。 - 特許庁
  • As for the corresponding relations of an input tone level (input tone value) and an output tone level (pulse width value) expressed with much lower bits, at least two corresponding relations where the number of presentation bits of the output tone levels is different are stored.
    入力階調レベル（入力階調値）と、より低ビットで表現された出力階調レベル（パルス幅値）との対応関係について、出力階調レベルの表現ビット数が異なる少なくとも２つの対応関係を記憶しておく。 - 特許庁
  • A display device is arranged so that a timing selection system D-A converter processes only predetermined m bits of an n-bit digital video data by D-A conversion, and a voltage selection system D-A converter processes the residual (n-m) bits by D-A conversion.
    ｎビットのデジタル映像データのうち、所定のｍビットについてだけ、タイミング選択方式のＤＡ変換器でＤＡ変換するとともに、残余の（ｎ−ｍ）ビットについては、電圧選択方式のＤＡ変換器によりＤＡ変換するようにした。 - 特許庁
  • To perform the multiplex transmission of plural digital video signals by a transmitting system, with which word stream data containing word synchronizing data formed on the basis of data to be transmitted are sent out as serial data by applying 8 bits/10 bits (8B/10B) conversion.
    伝送されるべきデータに基づいて形成されたワード同期データを含むワード列データが、８Ｂ／１０Ｂ変換が施され、シリアルデータとされて送出される伝送方式をもって、複数のディジタル映像信号を多重伝送できるものとする。 - 特許庁
  • A simple address comparison circuit 6 compares the own address information in the specified number of bits with data one by one bit each and a 3-error discrimination section 7 compares the number of error bits being the result of comparison with a predetermined number.
    簡易アドレス比較回路６は、これらの規定ビット数の自アドレス情報と、データとを、簡易アドレス比較回路６が１ビットずつ比較し、比較結果の誤りビット数を予め定められた所定数と３誤り判定部７が比較判定する。 - 特許庁
  • First synchronism detection circuits 2-1 to 2-I detect M bits (M<N), being a part of synchronous pattern N bits in the signals obtained by dividing input signals which have been developed in parallel into a plurality of groups and judges the existence of a synchronous pattern in the group.
    第１の同期検出回路２−１〜２−Ｉはパラレル展開された入力信号が複数のグループに分割された信号において同期パタンＮビットの一部であるＭビット（Ｍ＜Ｎ）を検出し、グループ内の同期パタンの存在を判定する。 - 特許庁
  • In a rate comparison section 131, both the ideal number of transmission bits and the number of transmission bits per OFDM symbol in the actual packet are compared, the difference thereof is determined, and said difference is outputted to a high-order layer interface section 120.
    レート比較部１３１では、理想的な伝送ビット数と実際のパケットにおける１ＯＦＤＭシンボル当たりの伝送ビット数との双方のビット数とを比較し、その差分を求め、その差分を上位レイヤインターフェース部１２０に対して出力する。 - 特許庁
  • The peripheral circuits (3 to 7) reads out the part of bits from the first data cell (11), reproduces the data symbol by adding the prescribed dummy bit to the part of bits, and performs error detection and error correction using the reproduced data symbol.
    周辺回路（３〜７）は、第１データセル（１１）から前記一部のビットを読み出し、前記一部のビットに所定のダミービットを付け加えることによってデータシンボルを再生し、再生されたデータシンボルを用いて誤り検出及び誤り訂正を行う。 - 特許庁
  • To decode an image having the number of bits exceeding 8 bits, for example a 12-bit image, to an 8-bit one from compressed coded data directly by performing inverse quantization processing to a quantization table used for coding by a scaled quantization table.
    符号化時に用いた量子化テーブルをスケーリングした量子化テーブルで逆量子化処理することにより、８ビットを越えるビット数、例えば１２ビット画像を圧縮符号化した符号化データから直接的に８ビット画像に復号する。 - 特許庁
  • When a code error detection circuit 105 detects the number of error bits by error correction processing of the decoding circuit 11, an impedance control part 104 changes the impedance value of the variable impedance 103 according to the detected number of error bits.
    そして、復号化回路１１の誤り訂正処理による誤りビット数を符号誤り検出回路１０５が検出することで、検出した誤りビット数に応じて可変インピーダンス１０３のインピーダンス値をインピーダンス制御部１０４が変更する。 - 特許庁
  • To provide an image decoder for reducing deterioration in the image quality of a reproduction image, by adding a correction value corresponding to the number of aborted bits for each quantization conversion coefficient, where the number of aborted bits differs, in post quantization.
    ポスト量子化において、破棄されたビット数が異なる量子化変換係数のそれぞれについて、破棄されたビット数に対応する補正値を加算することにより、再生画像の画質の低下を低減させる画像復号装置を提供すること。 - 特許庁
  • Thus, even when the data rate of the digital signal is not known or variable when manufacturing the circuit, the pre-distortion of a desired order is applied to the digital data signal in full bits or partial bits without the need for a bit rate synchronization clock.
    これによって、回路を製造するときにデジタルデータ信号のデータレートが知られていないか可変であるときにも、ビットレート同期クロック無しで、デジタルデータ信号に対してフルビットまたは部分ビットの所望の次数の予歪みを加えることができる。 - 特許庁
  • In the interface chip IF, the number of bits of unit external data to be input and output at the same time with the outside is variable, and chip selection information SEL for comparing the chip identification information LID is variable according to the number of bits of unit external data.
    インターフェースチップＩＦは、外部との間で同時に入出力する単位外部データのビット数が可変であり、チップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬを、単位外部データのビット数に応じて可変とする。 - 特許庁
  • Data processing apparatuses (1, 4) execute replacement of high order side bits of pixel data so that change of the high order side bits between the respective pieces of data in input image data becomes less when data is written in a memory (2) in response to memory access.
    データ処理装置（１、４）は、メモリアクセスに応答してメモリ（２）にデータを書き込むとき、入力された画像データ内の各画素データ間における上位側ビットの変化が少なくなるように画素データの上位側ビットの置き換えを実行する。 - 特許庁
  • A display driver circuit 900 is configured to make each bit of the first group of data bits asserted on the display pixel for a uniform qual period, and make each bit of the second group of data bits asserted on the display pixel for a time period, depending on the associated significance of each bit.
    ディスプレイドライバ回路９００は、第１のデータビット群の各ビットを、表示画素で互いに均一な期間アサートさせ、第２のデータビット群の各ビットを、表示画素で各ビットに関連付けられた重要性に応じた期間アサートさせる。 - 特許庁
  • The code word 11 for angle measurement consists of totally 15 bits by decomposing a 5-bit code word 22 for block detection into three of three bits, one bit, and one bit, sequentially inserting them into predetermined positions of the code word 18 for angle information.
    測角用符号語１１は、さらに、５ビットのブロック検出用符号語２２を３ビット、１ビット及び１ビットの３つに分解して、夫々を角度情報用符号語１８の所定位置に順次挿入して、全部で１５ビットからなっている。 - 特許庁
  • Specifically, they are implemented as a subroutine to execute a check processing of each bit of each port of a plurality of input ports and a subroutine to execute data output to each bit or a group of a plurality of bits (8 bits, for example) of a plurality of output ports.
    具体的は、複数ある入力ポートの各ポートの各ビットのチェック処理を行うサブルーチンと、複数ある出力ポートの各ビットまたはまとまった複数ビット（例えば８ビット）に対するデータ出力を行うサブルーチンとして実現される。 - 特許庁
  • Further, "0" bits are outputted as the remaining output data bits, which are not outputted in the serial-parallel conversion by using a 0-output portion 104, to limit a subcarrier used for transmission to a terminal using the necessary irreducible subcarrier.
    さらに、シリアル−パラレル変換で出力を行わない残りの出力データビットには、０出力部１０４を用いて“０”ビットを出力させることで、必要最小限のサブキャリアを用いる当該端末への送信に用いるそのサブキャリアを限定する。 - 特許庁
  • The memory 531 stores the high-order 5 bits of image data Cd in which gray scales of respective pixels are specified with 10 bits, and the stored 5-bit image data are read out in a period which is 1 field later and in which the image data Cd are not input.
    第１メモリ５３１は、各画素の階調を１０ビットで指定する画像データＣdのうち、上位５ビットを記憶するとともに、記憶した５ビットの画像データを、１フィールド経過後であって画像データＣdが入力されていない期間に読み出す。 - 特許庁
  • To separate and reproduce individual recording bits with high signal quality even when the recording magnetic domain information of a segment in an intra-surface magnetization state is masked and the adjacent recording bits enter the inside of the beam diameter of a condensed laser beam.
    面内磁化状態にある部分の記録磁区情報がマスクされ、集光された光ビームのビーム径内に隣接する記録ビットが入る場合においても、高い信号品質で個々の記録ビットを分離して再生することを可能とする。 - 特許庁
  • Since the FIFO memory 63 converts input data to a puncture coding circuit 64 into intermittent data in the unit of bits by each data frame, the puncture coding circuit 64 can conduct processing in the unit of bits and the circuit scale can be reduced.
    パンクチャー符号化回路６４の入力データは、ＦＩＦＯメモリ６３により、データフレーム毎のビット単位の間欠データに変換されるので、パンクチャー符号化回路６４ではビット単位の処理が可能になり、回路規模を削減することができる。 - 特許庁
  • On return, the least significant bit of each byte will be set if the corresponding page is currently resident in memory, and be clear otherwise. (The settings of the other bits in each byte are undefined; these bits are reserved for possible later use.
    この呼び出しが返るとき、各バイトの最下位ビットは、対応するページがメモリ内にそのとき存在すればセットされ、そうでない場合はクリアされる(各バイトのその他のビットは未定義であり、これらのビットは将来の使用にそなえて予約されている)。 - JM
  • The A/D converter 100 is provided with a monitor unit 50 in addition to: a reference voltage circuit 30 for generating a reference voltage; a first conversion unit 10 for generating data of high-order bits; a second conversion unit 20 for generating data of low-order bits; and a composite circuit 40.
    ＡＤコンバータ１００は、基準電圧を生成する基準電圧回路３０と、上位ビットのデータを生成する第１変換部１０と、下位ビットのデータを生成する第２変換部２０と、合成回路４０に加えて、監視部５０を備える。 - 特許庁
  • An D-A converter circuit 30 for generating a data current Idat according to data bits D0 to D3 comprises D-A converter units DAC[0] to DAC[2] which output bit-weighted currents I0 to I2 according to the inputted data bits, respectively.
    データビットＤ０〜Ｄ３に応じたデータ電流Ｉｄａｔを発生するためのＤ／Ａ変換回路３０は、入力されたデータビットに応じて、ビット重み付け電流Ｉ０〜Ｉ２をそれぞれ出力するＤ／Ａ変換ユニットＤＡＣ［０］〜［２］が設けられる。 - 特許庁
  • When the number of UL physical channels of the relevant CH is not '1', by finding a number of received bits from the minimum element of a set SET2 found from a number of bits after data compression by means of Puncture, repeated processing on decision conditions is reduced.
    該当ＣＨのＵＬ物理チャネル数が１でない場合はＰｕｎｃｔｕｒｅによるデータ圧縮後のビット数から求めた集合ＳＥＴ２の最小要素から受信ビット数を求めることにより、判定条件による繰り返し処理を削減する。 - 特許庁
  • When the DL is determined to be an intermediate-tone image including photo images, the DL is resized in accordance with the resolution of the printer engine (S205), and rendering is performed with each color component at the accuracy (integral number 8+2 bits, equal to or less than decimal point) of 10 bits (S206).
    また、ＤＬが写真画像を含む中間調画像と判断した場合には、そのＤＬをプリンタエンジンの解像度に応じてリサイズし（Ｓ２０５）、各色成分を１０ビットの精度（８整数＋２ビット小数点以下）としてレンダリングする（Ｓ２０６）。 - 特許庁
  • To enable the multiplex transmission of plural digital video signals by a transmitting system, with which word stream data formed through 8 bits/10 bits (8B/10B) conversion and word synchronizing data addition on the basis of data to be transmitted are sent out as serial data.
    伝送されるべきデータに基づいて８Ｂ／１０Ｂ変換及びワード同期データ付加を経て形成されたワード列データが、シリアルデータとされて送出される伝送方式をもって、複数のディジタル映像信号を多重伝送できるものとする。 - 特許庁
  • An apparatus comprises a circuit (12) for generating a secret root key having bits representative of threshold voltages and an error correction module (16) for correcting errors in bits of the secret root key to produce a corrected secret root key.
    本発明は、しきい値電圧を表すビットを有する秘密のルート鍵を生成する回路（１２）と、秘密のルート鍵のビット内の誤りを訂正して、訂正された秘密のルート鍵を作成する誤り訂正モジュール（１６）とを備える装置である。 - 特許庁
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