「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 48 49 50 51 52 53 54 55 56 .... 123 124 次へ＞- The skirt simultaneously moves into a slide contact with the bottom plate to wipe the bits of the fried food accumulated in the bottom plate, retains them and drops them from an opening.
このスカートは又同時に底板を摺接して移動し、底板に溜まる揚げカスを払拭、保持し、開口より落とす。 - 特許庁 - Higher order several bits of electronic document data to be input are used for selecting a base level of gray scale levels that can be output.
入力される電子ドキュメント・データの上位の数ビットが、出力可能なグレイ・スケール・レベルのベース・レベルの選択に使用される。 - 特許庁 - The transport block is interleaved before segmenting or the code block is interleaved before encoding with the second block of CRC parity bits.
伝送ブロックはセグメント化前にインターリーブされるか、コードブロックは第２ＣＲＣパリティビットブロックで符号化される前にインターリーブされる。 - 特許庁 - A sign extension circuit 78 extends a 16-bit offset to 64 bits, and an exceptional vector is stored in a sign-extended form.
符号拡張回路（７８）は、１６ビットオフセットを６４ビットへ拡張し、例外ベクトルは符号拡張された形態で格納される。 - 特許庁 - According to the number of bits of each digit of the exponents B1, B2, the two to four processing are sequentially allotted to the three multiplication/ remainder arithmetic circuits.
ベキ指数Ｂ1，Ｂ2の各桁のビットに応じて、２〜４つの処理を順番に３つの乗算剰余演算回路に割り振る。 - 特許庁 - To provide a signal transmitting method capable of transmitting the signal of plural bits by using a transmission line allocated to one bit.
１ビットに割り当てられている伝送線路を用いて複数のビットの信号を伝送する信号伝送方法を提供する。 - 特許庁 - A buffer 14 is constituted of M number of shift registers each with K bits being connected in series and stores a block driving order table.
バッファ１４は、直列に接続されたＭ個のＫビットのシフトレジスタで構成されており、ブロック駆動順序テーブルを格納する。 - 特許庁 - Embedding information comprising a plurality of characters is converted into an embedded bit stream in n-bits including a character code and a character sequence by each character.
複数文字の埋め込み情報を、文字毎に該文字と該文字の順番とを含むｎビットの埋め込みビット列に変換する。 - 特許庁 - To provide a wireless communication system and the like in which the number of bits to be used to indicate 2D resource allocation in each frame is reduced.
各フレームで２Ｄリソース割当を示すために使用されるビット数を削減する無線通信システム等を提供する。 - 特許庁 - After the user data of 15 bits are outputted from the data selecting part 47, a marker bit generating part 48 outputs a marker bit '1'.
マーカビット発生部４８は、データ選択部４７から１５ビットのユーザデータが出力された後、マーカビット”１”を出力する。 - 特許庁 - To provide a process and a device for analyzing a maze pattern image for extracting bits encoded into a maze pattern.
迷路パターンにエンコードされたビットを抽出するために迷路パターンのイメージを分析する処理及び装置を提供すること。 - 特許庁 - To suppress the reliability concerning the holding of data from being lowered even when data having plural bits are made to be stored in a memory cell.
一つのメモリセルに複数ビットのデータを記憶させた場合でも、データの保持に関する信頼性の低下を抑制すること。 - 特許庁 - To provide a DDR SRAM which applies both systems of a two bits pre-fetch system and a wave pipeline system and can output data at high speed.
２ビットプリフェッチ方式とウェーブパイプライン方式の両方式を適用した高速データ出力可能なDDR SDRAMを提供する。 - 特許庁 - According to the invention, the bits to be transmitted are reordered prior to modulation over the retransmissions in accordance with the selected redundancy version.
本発明によれば、送信ビットは、変調前に、再送を通じて、選択された冗長度バージョンに従って並べ替えられる。 - 特許庁 - Such modulated clock Q is integrated, thereby converting a digital value of 5 bits including the code into the analog voltage.
このような変調を受けたクロックＱを積分することにより、符号を含めた５ビットのディジタル値をアナログ電圧に変換できる。 - 特許庁 - A first AD conversion circuit 12 converts the input analog signal Vin into a digital value to take out high-order four bits (D9-D6).
第１ＡＤ変換回路１２は、入力アナログ信号Ｖｉｎをデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。 - 特許庁 - To provide a multi-frame where the occupied band of multi-frame synchronous bits in a time slot can be decreased and to provide a multi-frame synchronous system.
タイムスロット内におけるマルチフレーム同期ビットの占有帯域を小さくし得るマルチフレーム及びマルチフレーム同期方式の提供。 - 特許庁 - A light receiving circuit 21 receives data that are transmitted as a packet (1024 bits) with a marker bit and a control bit added thereto.
１パケット（１０２４ビット）中にマーカビット、制御ビットを付加されて伝送されてきたデータは受光回路２１で受信される。 - 特許庁 - The recognition object image data may have a data form, resolution, color space and number of bits per pixel different from those of the output image data.
認識対象画像データは出力画像データとは異なるデータ形式、解像度、色空間、１画素あたりのビット数でよい。 - 特許庁 - A number of bits contained in uncorrectable DFs 301 are added to estimate a maximum of the error rate of the received data.
更に、訂正不可能なＤＦ３０１に含まれるビット数を加え、受信データの誤り率に対する最大値の推定する。 - 特許庁 - An analog/digital converter section 10 converts each analog image signal in RGB primary colors into a digital signal in N-bits per pixel.
Ａ／Ｄ変換部１０において、ＲＧＢの原色の各アナログ画像信号を、画素ごとにＮビットのデジタル信号に変換する。 - 特許庁 - The level number difference calculation circuit 27 receives an 8-bit output of the transition number reduction circuit 23 and input data in 4-bits.
レベル数差計算回路２７は、遷移数低減回路２３の８ビットの出力と入力データ４ビットとを入力する。 - 特許庁 - The bit superposition circuit 14 superposes the bits 102 for starting the synchronous compression coding on the speech baseband signal 101.
ビット重畳回路１４は音声ベースバンド信号１０１に同期圧縮符号化スタートのためのビット１０２を重畳する。 - 特許庁 - The resulting counting value is indicative of heat contributions of the subfield data bits and can be used for controlling the plasma display panel.
結果として得られるカウント値は、サブフィールド・データ・ビットの熱寄与を示し、プラズマ・ディスプレイ・パネルを制御するために使用可能である。 - 特許庁 - A soft output channel detector is provided that operates at a rate of 1/N and detects N bits per 1/N-rate clock cycle.
１／Ｎのレートで動作し、１／Ｎレート・クロック・サイクルあたりＮビットを検出する軟出力チャネル検出器が提供される。 - 特許庁 - The shapes of the recording bits are controlled by utilizing their distributions, by which the high-recording density magnetic recording medium can be made.
これらの分布を利用して記録ビット形状を制御することにより、高密度磁気記録媒体を作製することができる。 - 特許庁 - The tag bits contain address information for the cache line, as well as state information indicating a coherency protocol state for the cache line.
タグビットは、キャッシュラインのための一貫性プロトコル状態を示す状態情報だけでなく、キャッシュラインのアドレス情報をも含む。 - 特許庁 - To provide a compact and quick digital/analog converter for processing a digital signal having high resolution which is 10 bits or more.
１０ビット以上の高解像度を有するデジタル信号を処理可能な、小型、迅速なデジタル／アナログ変換器を提供する。 - 特許庁 - To provide a fryer having a filtering part for efficiently separating bits of deep-fried food generated in the fryer from cooking oil.
フライヤーで発生する揚げ滓を効率的に調理油と分離することができる濾過部を備えたフライヤーの提供を図る。 - 特許庁 - The first decoder activates word lines in the unit of memory cell group on the basis of a first address and the n pieces of bits within a second address.
第１デコーダは、第１アドレスと第２アドレス内のｎ個のビットとに基づいてメモリセルグループの単位でワード線を活性化する。 - 特許庁 - The data processing block generates the first data and a second data, from at least one bit from the many bits of the first address.
データ処理ブロックは、第1データと、第1アドレスの多数のビットのうちから少なくとも一つのビットから第2データとを発生させる。 - 特許庁 - To provide an optical transmitter by which the number of bits is increased and which can be miniaturized in parallel data transmission.
パラレルデータ伝送においてビット数を多くすることができると共に、小型化することができる光伝送装置を提供する。 - 特許庁 - An image display section 11 supplies various signals other than a GBR video signal (10-bits×3) and a video signal to a multiplexer 12.
撮影表示部１１は、ＧＢＲ映像信号(10bits×3)と映像信号以外の諸信号をマルチプレクサ１２に供給する。 - 特許庁 - ENCODING METHOD, SYNDROME CALCULATING METHOD, NUMBER OF ERRONEOUS BITS ESTIMATING METHOD, ERRONEOUS BIT POSITION ESTIMATING METHOD, DECODING METHOD AND DECODER
符号化方法、シンドローム演算方法、誤りビット数推定方法、誤りビット位置推定方法、復号方法および復号装置 - 特許庁 - The address converter 3 converts the positions of the effective mask bits obtained by the position calculator 4 to the address of the vector register 100.
アドレス変換部３は位置算出部４によって得られた有効マスクビット位置をベクトルレジスタ１００のアドレスに変換する。 - 特許庁 - The scoreboard is provided with a plurality of bits each indicating whether or not the existence of a write pending condition to the corresponding general purpose register.
スコアボードは、各ビットが対応する汎用レジスタへの書込み保留状態があるか否かを示す、複数のビットを保持する。 - 特許庁 - A data formatter 8 quantizes inputted image data into 4 gradation bits B0 to B3 for every one field and for every one pixel.
データフォーマッタ８は、入力された画像データを、１フィールド毎且つ１画素毎に４つの階調ビットＢ０〜Ｂ３に量子化する。 - 特許庁 - An FEC input phase control circuit 130 extracts parity bits by prescribed bytes each, stores them to a storage circuit 140.
ＦＥＣ入力位相制御回路１３０は、フレームからパリティを所定バイトずつ抽出して蓄積回路１４０に格納する。 - 特許庁 - These crossover connections connect selectively the data paths 631-638, and transit data bits to the serializer 619.
このようなクロスオーバー連結は前記データ経路６３１〜６３８を選択的に連結し合い、データビットをシリアライザ６１９に伝達する。 - 特許庁 - The decoding method and circuit decode thus reproduced channel data having the limited amount of bits into the original data.
復号方法およびその回路は、そのように再生された有限ビット数のチャネルデータを、有限ビット数の原データへと復号する。 - 特許庁 - Then the selected pixels and the additional information imbedded to the pixels are decoded, on the basis of the decided number of bits.
そして、その決定されたビット数に基づいて、選択された画素と、その画素に埋め込まれた付加情報とが復号される。 - 特許庁 - Trellis calculation processing for this decoding is performed with a time for processing equivalent to the portion of 2 bits of data, before encoding as a unit.
この復号のためのトレリス計算処理を、符号化前のデータの２ビット分に相当する処理の時刻を単位として行う。 - 特許庁 - To provide a semiconductor memory device capable of correctly reading memory cell data and reducing defective bits without any dependence on temperature.
温度に依存せずに、メモリセルデータを正しく読み出すことができ、不良ビットを低減できる半導体記憶装置を提供する。 - 特許庁 - Different dither patterns are provided for different entries in a number of least significant bits of the data word representing the input video level.
入力ビデオレベルを表すデータワードの多数の最下位ビットにおける異なる入力について、異なるディザパターンが設けられる。 - 特許庁 - Xerox detector 50 senses Xerox points of receiving signals inside a tracking gate on the basis of sign bits of digital receiving signals.
ゼロクロス検知器５０が、デジタル受信信号の符号ビットに基づいて、トラッキングゲート内の受信信号のゼロクロス点を検知する。 - 特許庁 - The serial-parallel converting circuit 4 counts the bits of the inputted data and outputs the count value to a framing error detecting circuit 5.
シリアル／パラレル変換回路４は、入力されるデータのビット数をカウントし、フレーミングエラー検出回路５にカウント値を出力する。 - 特許庁 - Since the number of output bits of the first shifter 2 can be reduced more than that of a conventional device, the circuit scale can be reduced by the reduction.
第１シフタ２の出力ビット数を従来の装置よりも削減できるため、その分、回路規模の削減が可能になる。 - 特許庁 - Data of (m) bits is fetched by fetching data corresponding to all synchronizing signals by the data fetch circuit 9.
データ取り込み回路９がすべての同期信号に対応するデータを取り込むことで、ｍビットのデータが取り込まれることになる。 - 特許庁 - The effect of obtaining the n bits in the output is the multiplication of the companion matrix of an N order by the present contents of a shift register.
出力にＮビットを得る効果は、シフトレジスタの現在の内容にＮ次のコンパニオン行列を乗算することである。 - 特許庁 - In VGA, these 16 colors are chosen from a palette of 262,144 colors because VGA uses 6 bits to specify each color.
VGA ではこれらの 16 色は 262144 色の中から選ばれる. VGA は各色の指定に 6 ビットを使っているからである. 《RGB で計 18 ビットとなり, 2１８＝262144》 - 研究社 英和コンピューター用語辞典
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