「bits」を含む例文一覧(6183)

＜前へ 1 2 .... 50 51 52 53 54 55 56 57 58 .... 123 124 次へ＞
  • A half tone of (N-M) bits (M≤N-2) is artificially displayed with frame rate control on a display device having pixels, composed of sub-images of three primary colors aligned in a lateral direction, aligned in longitudinal and lateral directions and having a display gray scale of M bits by using a pattern group.
    横方向に配列された三原色の副画像からなる画素が、縦横に配列された、Ｍビットの表示階調を有する表示装置に、パターン群を用いて、Ｎ−Ｍビット（Ｍ≦Ｎ−２）分の中間調をフレームレートコントロールによって擬似的に表示する。 - 特許庁
  • When the maximum difference in the number of valid bits of the conversion coefficients represented by the upper-bit portion and the lower-bit portion in changing the number (i) of bits to be deleted is defined as max_diff(i), an encoding row forming part 107 creates a histogram constituted by the bit number i and the frequency for max_diff(i).
    符号列形成部１０７は、削除するビット数ｉを変更させたときの、上位ビット部と下位ビット部で表わされる変換係数の有効ビット数の最大差をmax_diff(i)としたとき、ｉとmax_diff(i)に対する頻度で構成されるヒストグラムを作成する。 - 特許庁
  • An alpha data decoder 26 decodes compression encoded alpha data, and when alpha data obtained by decoding is alpha data with a resolution of other than 4 bits, converts the alpha data to the alpha data with a resolution of 4 bits and supplies it to the external memory I/F 27.
    アルファデータデコーダ２６は、圧縮符号化アルファデータを復号化し、この復号化により得たアルファデータが４ビットと異なる分解能のアルファデータである場合には、そのアルファデータを４ビットの分解能のアルファデータに変換して外部メモリＩ／Ｆ２７に供給する。 - 特許庁
  • The method is provided for mapping totally 32 first TFCI encoded symbols and second TFCI encoded symbols to a radio frame in a transmission apparatus of a mobile communication system for encoding the first TFCI bit in (k) bits and the second TFCI bit in (10-k) bits.
    ｋビットの第１ＴＦＣＩビット及び(１０−ｋ)ビットの第２ＴＦＣＩビットを符号化する移動通信システムの送信装置で、全部で３２個の第１ＴＦＣＩ符号化シンボル及び第２ＴＦＣＩ符号化シンボルをラジオフレームにマッピングする方法を提供する。 - 特許庁
  • And when an address of data bits constituting the ECC code generated initially is specified at the time of last write-in for the memory cells at the time of burst write, a parity bit generated initially is updated based on write data written lastly and held data bits.
    そして、バーストライト時におけるメモリセルへの最後の書き込み時に、初回に生成されたＥＣＣコードを構成するデータビットのアドレスが指定されると、最後に書き込まれるライトデータと、保持されたデータビットをもとに初回に生成されたパリティビットを更新する。 - 特許庁
  • When being other than zero, on the basis of the number of first remaining shift bits, shift operation different from that executed in the first state is executed by at least the first shifter or the second shifter in a second state, thereby generating information on the number of second remaining shift bits.
    ゼロ以外の場合は、第１の残りのシフトビット数に基づいて、第２のステートで、第１のステートで実行したシフト動作と異なるシフト動作を第１シフタ又は第２シフタの少なくとも一方で実行して第２の残りのシフトビット数の情報を生成する。 - 特許庁
  • The sampling frequencies and the number of quantization bits of stereo 2 channels of each ATS are recorded on an ATS attribute table, and the sampling frequencies and the number of quantization bits for each AST are recorded on an ATS-AST-attribute table, or decoding is performed on the basis of these pieces of information.
    ＡＴＳアトリビュートテーブルには各ＡＴＳのステレオ２chのサンプリング周波数と量子化ビット数を記録し、ＡＴＳ−ＡＳＴ−アトリビュートテーブルにはＡＳＴ毎のサンプリング周波数と量子化ビット数を記録したり、これらの情報に基いてデコードする。 - 特許庁
  • A PDF interpreter (CPU 106) applies halftone processing to an object specified with the halftone processing of user definition which is included in PDL data, adjusts the number of bits of image data of the halftone-processed object to the same number of bits as a full color raster data and converts the PDL data into a display list.
    PDLインタプリタ（CPU 106）は、PDLデータに含まれるユーザ定義のハーフトーン処理が指定されたオブジェクトにハーフトーン処理を施し、ハーフトーン処理後のオブジェクトの画像データのビット数をフルカラーラスタデータと同じビット数に調整して、PDLデータをディスプレイリストに変換する。 - 特許庁
  • Since an interlace processing task 42 is simply required to read out scan data of even bits from the even interlace memory 24 and odd bits of scan data from the odd interlace memory 26 at the time of generating print image data, interlace processing can be carried out quickly.
    インタレース処理タスク４２は、印刷イメージデータを生成するのにあたり、偶数ビットのスキャンデータを偶数用インターレースメモリ２４から読み出し、奇数ビットのスキャンデータを奇数用インターレースメモリ２６から読み出すだけですむので、インタレース処理を迅速に行うことができる。 - 特許庁
  • This system includes a circuit for determining the places of synchronized word bits in the bit stream packets and this circuit includes a circuit which compares a bit test pattern vector 32 and the sample vector 34 of bits from the bit stream packets with each other several times.
    このシステムはビットストリーム・パケットの中の複数の同期化ワード・ビットの場所を決定するための回路（３０）を含み該回路はビット・テスト・パターン・ベクトル（３２）と、ビットストリーム・パケットからのビットのサンプル・ベクトル（３４）との間で何回かの比較を実行するための回路（３６）を含む。 - 特許庁
  • One has 2 direction bits (00: none, 01: write, 10: read, 11: read/write) followed by 14 size bits (giving the size of the argument), followed by an 8-bit type (collecting the ioctls in groups for a common purpose or a common driver), and an 8-bit serial number.
    1 つの数値は、読み書きの方向を表す 2 ビット(00: 読み書きなし, 01: 書き込み, 10: 読み込み, 11: 読み込み/書き込み)、(引き数のサイズを表す) 14 ビット、(共通の目的または共通のドライバで ioctl をグループにするための)8 ビットのタイプ、8 ビットのシリアル番号から構成されます。 - JM
  • While some safety margin above that minimum is reasonable, as a guard against flaws in the CPRNG algorithm, no cryptographic primitive available today can hope to promise more than 256 bits of security, so if any program reads more than 256 bits (32 bytes) from the kernel random pool per invocation, or per reasonable re-seed interval (not less than one minute), that should be taken as a sign that its cryptography is not skilfuly implemented.
    CPRNG アルゴリズムの欠陥に対する保護として、この最小値に対していくらかの安全上のマージンを取るのはもっともだが、現在利用可能な暗号プリミティブで256 ビットより多くの安全な乱数を必要とするようなものはない。 - JM
  • In an SPN structure, a non-linear conversion means is used, by which the linear relational expression related only to a half number of fixed input bits and a half number of output bits at the same position satisfies all the probabilities as 1/2 holding between all the input and output data.
    またＳＰＮ構造内で、固定された半数の入力ビット、および同位置にある半数の出力ビットにのみ関係する線形関係式がすべての入出力データ間で成立する確率が１／２となる非線形変換手段を用いる。 - 特許庁
  • When the control bits are (0, 0), no resetting operation is performed in any of the first reset line R1 and the second reset line R2, and when the control bits are (1, 1), a resetting operation is simultaneously performed in both the first reset line R1 and the second reset line.
    また、制御ビットが（０、０）である場合に、第１リセットラインＲ１及び第２リセットラインＲ２のいずれでもリセット動作を行わせず、（１、１）である場合に、第１リセットラインＲ１及び第２のリセットラインの両方でリセット動作を同時に行わせるようにした。 - 特許庁
  • Only when the address A2 of the transmitting receiving part 21 matches to a ternary system counter, the address A2 of, for example, the transmitting receiving part 22 desired target for transmission is assigned to higher order 2 bits, and data to be transmitted is assigned to the following 2 bits so as to transmit.
    自データ送受信部２_1の内部カウンタＡ１が３進カウンタと一致したときにのみ、送信したい相手である例えばデータ送受信部２_2のアドレスＡ２を上位２ｂｉｔに割り当て、続く２ｂｉｔに送信したいデータを割り当てて送信する。 - 特許庁
  • To prevent the number of bits of an image signal after color conversion from exceeding the specified number of bits while improving color reproducibility of the image signal after the color conversion.
    ＭＧＹＣ補色信号をマトリクス演算して所定ビット幅（例えば１１ビット）のＲＧＢ信号に変換したとき、出力ビット数が入力信号やマトリクス係数等により上記所定ビットを超えた場合、従来のようにクリップすると、色相が変化する問題を解決する。 - 特許庁
  • A control operational unit 4 shifts the digital signal converted from the output signal of the current sensor 30 by M bits to the upper level direction; masks the upper (N-M) bits of the digital signal converted from the amplification signal of the amplifier 34; and operates the logical addition of these digital signals.
    制御演算装置４は、電流センサ３０の出力信号を変換したデジタル信号を上位方向にＭビットシフトし、増幅器３４の増幅信号を変換したデジタル信号の上位（Ｎ−Ｍ）ビットをマスクし、それらデジタル信号の論理和を演算する。 - 特許庁
  • The first half 7 bits in input data, inputted as 16 bit parallel data, are inputted into a 7/8 encoding circuit 10 and encoded into an 8-bit code, and the second half 9 bits are inputted into a 9/10 encoding circuit 11 and is coded into a 10-bit code.
    １６ビットの並列データとして入力される入力データの前半の７ビットが７／８符号化回路１０に入力されて８ビット符号に符号化され、後半の９ビットが９／１０符号化回路１１に入力されて１０ビット符号に符号化される。 - 特許庁
  • The buffer control circuit allocates intrinsic values that low-order bits of an instruction address possibly have to the instruction buffers and prefetches instructions to the instruction buffers corresponding to the address order determined by the low-order bits from the address following a prescribed instruction fetch address as a starting point.
    バッファ制御回路は、前記夫々の命令バッファに命令アドレスの下位複数ビットが採り得る固有値を割当て、所定の命令フェッチアドレスの後続アドレスを基点に前記下位複数ビットによるアドレス順に対応する命令バッファに命令をプリフェッチする。 - 特許庁
  • The transmitter (10) sorts coded bits generated by using the LDPC (Low Density Parity Check) code according to a degree of a variable node of an inspection matrix of the LDPC codes and groups the sorted coded bits into a plurality of groups according to the modulation system in use.
    本発明の送信装置（１０）は、ＬＤＰＣ（Low Density Parity Check）符号を用いて生成された符号化ビットをＬＤＰＣ符号の検査行列の変数ノードの次数に従ってソートし、ソートされた符号化ビットを、使用する変調方式に従って複数のグループにグループ化する。 - 特許庁
  • When the number of bits for use in the ECC of the first data page among a plurality of data pages is higher than a predetermined value, the controller stores the data stored on the first data page and the ECC, in the second data page where the number of bits for use in the ECC is lower than the predetermined value.
    コントローラは、前記複数のデータページ中の第１データページのＥＣＣに用いるビット数が予定値より高い時、前記第１データページに記憶したデータ及び前記ＥＣＣを、ＥＣＣに用いるビット数が前記予定値より低い第２データページに記憶する。 - 特許庁
  • A VBV buffer control operation section 171 determines the total of amounts of input bits into the VBV buffer controlled by each of split image encoders 120-1 through 120-4, and assigns the bits to the encoders 120-1 through 120-4 according to complexity of an image.
    ＶＢＶバッファ制御演算部１７１は、各分割画像符号化装置１２０−１〜１２０−４が制御するＶＢＶバッファへの入力ビット量の総量を求め、画像複雑さに応じて、分割画像符号化装置１２０−１〜１２０−４に割り振る。 - 特許庁
  • An encoding rate of internal codes is set according to the state of the communication path, the internal codes and the external codes are encoded, and a CRC addition section 1 adds check bits of the internal codes and the external codes to an information bit series, to which CRC bits are added.
    通信路の状態に応じて内符号の符号化率が設定され、その内符号と外符号の符号化を実施して、その内符号と外符号のチェックビットをＣＲＣ付加部１によりＣＲＣビットが付加された情報ビット系列に付加するようにする。 - 特許庁
  • The tunnel excavator 10 is so constituted that a plurality of cutter spokes are radially extended around a center shaft 12 and that a group of cutter blocks 130 to which a plurality of block type cutter bits 13 equipped with cutter bits 13a having the ground cut are interconnected.
    センタシャフト１２を中心に放射状に複数のカッタスポーク１１が延設され、地盤を切削させるカッタビット１３ａを備えたブロック式カッタビット１３が複数連結されたカッタブロック群１３０が、カッタスポーク１１に沿って配置されたトンネル掘削機１０である。 - 特許庁
  • When there is a read request from an external module and the remaining number of data stored in the M-bit buffer is smaller than n bits, control for replenishing data from the memory to the M-bit buffer is made, and the pointer is updated so that the remaining number of data becomes larger by m bits.
    外部モジュールからの読み出し要求があり、Ｍビットバッファに格納されるデータの残量がｎビットより少ないとき、メモリからＭビットバッファにデータを補充する制御を行い、前記データの残量がｍビット多くなるようにポインタを更新する。 - 特許庁
  • Each bit E1-Em of an error detection code contained in preformatted information is generated as a parity check bit of a plurality of data column formed by dividing each of bits S1-Sm forming a sector number and each of bits T1-Tn forming a track number respectively.
    プリフォーマット情報に含まれる誤り検出符号の各ビットＥ_１〜Ｅ_ｍを、セクタ番号を構成する各ビットＳ_１〜Ｓ_ｍとトラック番号を構成する各ビットＴ_１〜Ｔ_ｎとをそれぞれ分割して構成した複数のデータ列のパリティチェックビットとして生成する。 - 特許庁
  • The nonvolatile memory like a flash memory decides data in writing operation to skip the writing of bits being logic '1' (or logic '0') of the write data and successively write bits of logic '0' (or logic '1').
    フラッシュメモリのような不揮発性メモリにおいて、書込み時にデータを判定して書込みデータが論理“１”（もしくは論理“０”）であるビットの書込みは飛ばして、書込みデータが論理“０”（もしくは論理“１”）であるビットに対応した書込みを連続して行なって行くようにした。 - 特許庁
  • To provide a solid-state imaging device and the like comprising an ADC circuit for each column capable of reducing power consumption and improving actual operational precision by using a clock to be used for a counter with a clock of low frequency by using the counter having bits less than bits of an output digital signal.
    出力デジタル信号のビット数よりも少ないビット数のカウンタを用いることで、カウンタに用いるクロックを低い周波数のクロックを使用でき、それにより消費電力の低減と実動作の精度向上を実現できるカラム毎のＡＤＣ回路を備える。 - 特許庁
  • To provide a video signal multiplexer circuit for performing video signal processing while sharing the multiplexer circuit without need to prepare a circuit for multiplexing high-order bits and low-order bits for each signal when multiplexing and transmitting a Cb signal and a Cr signal.
    Ｃｂ信号およびＣｒ信号を多重して伝送する場合、それぞれの信号ごとに上位ビットと下位ビットを多重する回路を用意する必要がなく、多重化回路を共有して映像信号処理を行なう映像信号多重回路を提供する。 - 特許庁
  • Before starting a printing operation, a signal expressing a new block driving order table is inputted into the shift register 11 with N bits, and the selecting circuit 15 fetches the signal outputted from the shift register 11 with N bits, to renew the block driving order table.
    印字動作の開始前に、Ｎビットのシフトレジスタ１１に新たなブロック駆動順序テーブルを表す信号を入力し、選択回路１５がＮビットのシフトレジスタ１１から出力された信号を取り込むことにより、ブロック駆動順序テーブルを更新する。 - 特許庁
  • The write data path includes 2N write data buffers which are configured to store the 2N data bits, 2N switches, and N data lines which are configured to connect at least N of the 2N switches to the memory cell array in order to write therein N data bits in parallel.
    書込みデータ経路は、２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、２Ｎ個のスイッチと、並列にＮ個のデータビットをメモリセルアレイに書き込むために２Ｎ個のスイッチのうち少なくともＮ個とメモリセルアレイとを連結させるＮ個のデータラインを含む。 - 特許庁
  • Angle data S1 generated by an angle data generation part 1 corresponds to the angle between 0 and 360° and the low-order bits except the high-order three bits are used as address data for reading waveform data out of the waveform data storage parts 3a and 3b repeatedly by every 45°.
    角度データ生成部１で生成される角度データＳ１は０〜３６０度の角度に対応しており、上位３ビットを除く下位ビットは、波形データ記憶部３ａおよび３ｂから４５度ごとに繰り返し波形データを読み出すためのアドレスデータとして使用される。 - 特許庁
  • This encoder is featured in outputting output bits divided in a plurality of numbers, with respect to a binary series input and provided with a plurality of encoder sections that divide outputs bits, with respect to the input binary series and outputs the divided series.
    本発明にかかるエンコーダは、２値系列の入力に対する出力ビットを複数に分割して出力することを特徴とするものであり、２値系列の入力に対する出力ビットを分割して出力する複数のエンコーダ部を備えている。 - 特許庁
  • A row decoder 2 selects the word line depending on the address signal and applies only the minimum word line voltage required for read of the upper order bits of data or lower order bits of data among the word line voltages of a plurality of levels depending on the result of the address recognizing circuit 1.
    ロウデコーダ２は、アドレス信号に応じてワード線を選択し、アドレス認識回路１の結果に応じて複数レベルのワード線電圧のうち上位データあるいは下位データの読み出しに必要な最少限のワード線電圧のみを選択ワード線に印加する。 - 特許庁
  • When the bits of k and s are equal, the current pair is calculated by making it necessary to perform one time doubling operation and one time adding operation, and when the bits of k and s are not equal, it is necessary to perform only one time doubling operation and two times of adding operation.
    ｋ及びｓのビットが等しい場合には、１回の倍加演算と１回の加算演算のみを必要として現在の対を計算し、ｋ及びｓのビットが等しくない場合は、１回の倍加演算と２回の加算演算のみを必要とする。 - 特許庁
  • A CRC calculation means 6 calculates an output corresponding to the number of the protection object bits and a CRC addition means 7 adds the number of the protection object bits to a voice code stream and decodes the resulting stream to enhance the quality of audible sense of a decoded voice.
    ＣＲＣ計算手段６で保護対象ビット数に相当する出力を計算し、ＣＲＣ付加手段７で保護対象ビット数を音声符号列に付加して復号化することにより、復号音声の聴感品質を向上させるように構成したものである。 - 特許庁
  • The individual pixels of the matrix type image display device 10 are divided into a 1st pixel display part 11 and a 2nd pixel display part 12 with an area ratio of 2M:1 provided that a digital video signal written to a pixel 2 consists of higher-order M bits and lower-order L bits (M≠0, L≠0).
    マトリクス型画像表示装置１０の各画素２は、画素２に書き込まれるデジタル映像信号を上位Ｍビット、下位Ｌビット（Ｍ≠０、Ｌ≠０）とすると、２^M ：１の面積比で、第１の画素表示部１１および第２の画素表示部１２に分割されている。 - 特許庁
  • When instruction decoders 409a-409c decode a branch instruction, the upper 29 bits of a PC relative value included in the branch instruction are transmitted to an upper priority PC arithmetic unit 411, and the lower 3 bits of the PC relative value are transmitted to a lower priority PC arithmetic unit 405.
    命令デコーダ４０９ａ〜４０９ｃが分岐命令をデコードすると、当該該分岐命令に含まれるＰＣ相対値の上位２９ビットが上位ＰＣ演算器４１１に送られ、ＰＣ相対値の下位３ビットが下位ＰＣ演算器４０５に送られる。 - 特許庁
  • Input binary data are sequentially input as a current line, and six bits of packed data in the byte position corresponding to the input binary data are unpacked and rendered into data of seven bits before written to a register of a register group 102 in a corresponding location.
    入力２値化データは順次にカレントラインとして示されるように入力され、入力２値化データに対応するバイト位置の６ビットのパッキングデータが解凍されて７ビットのデータに結合されてレジスタ群１０２の対応する位置のレジスタに書き込まれる。 - 特許庁
  • An address conversion part 42 judges, which base address an inputted logical address belongs to, to judge the number of the bits of data of its one word and determines a physical address so that the number of words corresponding to the number of the bits can be read out of a main storage device.
    アドレス変換部４２は、入力された論理アドレスが、どのベースアドレスに属しているかを判断することにより、その１ワードのデータのビット数を判断し、そのビット数に対応するワード数を主記憶装置から読み出せるように、物理アドレスを決定する。 - 特許庁
  • A bit serial signal 212_0 of each frame sequentially transfers a shift register composed of flip-flop circuits 250 to 257, and the existence/absence of frame synchronization is discriminated when coincidence circuits 260 to 267 make bits of respective stages coincide with corresponding bits of the synchronous pattern 220_0.
    フレームごとのビットシリアルな信号２１２_0は、フリップフロップ回路２５０〜２５７からなるシフトレジスタを順次転送され、それぞれの段のビットが同期パタン２２０_0の対応するビットと一致回路２６０〜２６７で一致をとられることでフレーム同期の有無が判別される。 - 特許庁
  • When instruction decoders 409a to 409c decode branch instructions, upper 29 bits of a PC relative value included in the branch instructions are transmitted to a host PC arithmetic unit 411 and lower three bits of the PC relative value are transmitted to a subordinate PC arithmetic unit 405.
    命令デコーダ４０９ａ〜４０９ｃが分岐命令をデコードすると、当該該分岐命令に含まれるＰＣ相対値の上位２９ビットが上位ＰＣ演算器４１１に送られ、ＰＣ相対値の下位３ビットが下位ＰＣ演算器４０５に送られる。 - 特許庁
  • A value which can be expressed as a track number in a range of 8 bits being same as a conventional sub-code format, a track number indicated by point information, and an index number is extended by using a binary code of 8 bits in track number information of a sub-code, point information, and index information index information.
    サブコードのトラックナンバ情報、ポイント情報、インデックス情報において８ビットのバイナリコードを用いることで、従前のサブコードフォーマットと同様の８ビットの範囲でトラックナンバ、ポイント情報で示されるトラックナンバ、インデックスナンバとして表現できる値を拡大する。 - 特許庁
  • Correspondingly, threshold voltage is made not to exceed 0 V by processing write-in bits with normal write-in voltage at the time of write-in processing of data and performing write-in processing with weak write-in conditions even for data corresponding to bits being not yet written.
    これに対応して、データの書込み処理時に、書込みビットを通常の書込み電圧で処理すると共に、未書込みビットに対応するものについても、弱い書込み条件で書込み処理を行うことで、しきい値電圧が０Ｖを超えるようにする。 - 特許庁
  • To solve the problem wherein the number of considerably many identi fication information bits is required when the number of recording media to be identified is very large because the number of bits of the identification infor mation on ID specific to a recording medium is required according to the num ber of recording media to be identified.
    識別しようとする記録媒体の数に応じて、その記録媒体固有のＩＤの識別情報ビット数を必要とするため、識別しようとする記録媒体の数が非常に大量である場合は、識別情報ビット数がかなり多く必要とする。 - 特許庁
  • When a request giving signal is made to be '1' by a request signal fetch circuit 22, the synchronizing pattern is once only detected from the upper 4 bits of a 9 bits shift register circuit 23 by a synchronizing pattern detecting circuit 24 to transmit the synchronizing pattern detecting signal to a decode frame producing circuit 25.
    リクエスト信号取り込み回路２２が、リクエスト通知信号を’１’にしたとき、同期パターン検出回路２４が９ビットシフトレジスタ回路２３の上位４ビットから同期パターンを１度だけ検出し、同期パターン検出信号をデコードフレーム生成回路２５に送る。 - 特許庁
  • The replenishing bit 25 is made to stand by in an inner peripheral part of a cutter head 4 having the required number of bits, and only the replenishing bit 25 standing by in the inner peripheral part of the cutter head 4 is made movable to an outer peripheral part to the cutter head 4 in response to abrasion of the bits.
    所要数のビットを有するカッタヘッド４の内周部に補充用ビット２５を待機させておき、ビットの摩耗に伴い、カッタヘッド４の内周部で待機していた補充用ビット２５のみをカッタヘッド４に対して外周部へと移動可能に構成している。 - 特許庁
  • More particularly, the bits of the subfield code word are computed recursively one after the other such that the defects (e.g. line load and/or linearity) in the light emission or luminance generated by a bit of the subfield code word can be compensated by the following bits of the subfield code word.
    更に、サブフィールド符号語のビットは、サブフィールド符号語のビットにより発生する光発光又は輝度における欠点（例えば、ライン負荷及び／又は直線性）がサブフィールド符号語の後続ビットにより補償されるように、再帰的に次々に計算される。 - 特許庁
  • To efficiently conduct 2-way transmission of data of a 720P signal in number of quantization bits, 10 bits or more or data resulting from attaching a Key signal data sequence to the 720P signal to minimize number of optical signal cables.
    １０ビット以上の量子化ビット数を有した７２０Ｐ信号を成すデータもしくはそれにＫｅｙ信号データ系列が付随するデータに基づく光信号の双方向伝送を、光信号ケーブルの数を最小限に抑えるべく効率良く行えるものとする。 - 特許庁
  • The bit length reducing unit 11 discards a preset number of higher-order bits of the exponent part of the floating-point number and at the same time adds a positive or negative offset value to the exponent part with the higher-order bits discarded, according to an application to be executed by the computing unit 15.
    ビット長削減部１１は、浮動小数点数の指数部の上位側ビットを設定された数、破棄しつつ演算部１５により実行されるアプリケーションに応じて、上位側ビットが破棄される指数部に正または負のオフセット値を加算する。 - 特許庁
＜前へ 1 2 .... 50 51 52 53 54 55 56 57 58 .... 123 124 次へ＞

例文データの著作権について