「bits」を含む例文一覧(6183)

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  • The excavating part (2) has hammer bits (27, 28) at a distal end thereof, which makes forward and backward movements when driven by working fluid, to excavate the ground.
    掘削部(2)の先端には、作動流体で駆動されることにより進退動し地盤の掘削を行うハンマビット(27,28)を備えている。 - 特許庁
  • To keep personal information, of medical image data in which the personal information is expressed by use of a part of a plurality of bits for one pixel, confidential.
    １画素分の複数ビットのうちの一部を使用して個人情報を表した医用画像データから個人情報を隠蔽する。 - 特許庁
  • Alternatively, the bits that would have been allocated to the deleted parameters are dropped which results in an overall bit-rate reduction.
    代替案として、削除されたパラメータに割り当てられていたであろうビットは落とされ、全体のビットレート減少という結果になる。 - 特許庁
  • To improve boring efficiency by smoothly removing cut soil cut by cutting bits in the case of boring a rock bed layer.
    岩盤層に削孔をする場合において、切削ビットで切削して出た切削土を円滑に排出して、削孔効率を向上する。 - 特許庁
  • To provide a method and system for compressing a current value into a minimum number of bits for transmission from a compressor to a decompressor.
    コンプレッサからデコンプレッサへ伝送するために現在の値を最小限の数のビットに圧縮するための方法及びシステムを提供する。 - 特許庁
  • Preferably, blended materials are used for bread, cake cereals, confectioneries, noodles, pastas, buckwheat noodles, pizzas, vegetable pancakes, grilled dumplings with bits of octopuses, or pancakes.
    これらの配合材料はパン、ケーキ、シリアル、菓子、うどん、パスタ、そば、ピザ、お好み焼き、たこ焼き又はホットケーキにも用いられるのが好ましい。 - 特許庁
  • In the first- to third-stage circuits 3 to 5, the sub A/D converter 9 and the D/A converter 10 have the same number n of bits.
    １〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビット数ｎは同じに設定されている。 - 特許庁
  • According to an instruction from a monitoring part 14, a data processing part 102 masks predetermined bits and outputs the result to a data coupling part 103.
    データ処理部１０２は、監視部１４からの指示に従い、所定のビットをマスクし、その結果をデータ結合部１０３に出力する。 - 特許庁
  • To provide a nonvolatile semiconductor storage device improving yield by a test mode for switchably setting the number of allowable defective bits.
    許容不良ビット数を切り換え設定するテストモードにより歩留まり向上を図った不揮発性半導体記憶装置を提供する。 - 特許庁
  • To perform a precise linearity test for even an A/D converter having a large number of quantized bits while suppressing the influence by noise.
    量子化ビット数の多いＡ／Ｄ変換器でも、ノイズの影響を抑え、且つ高精度でリニアリティーのテストを行えるようにすること。 - 特許庁
  • An initial bit allocation part 14 allocates initial bits to the respective subbands according to the contents defined in the selected allocation table.
    初期ビット割当部１４は、選択された割当表に定義された内容に従って、各サブバンドに初期ビットの割り当てを行う。 - 特許庁
  • It takes from the decoding table, corresponding decoding data every 8 bits from the leading bit of the acquired variable-length code data.
    取得した可変長符号データの先頭ビットから８ビット毎に対して、対応する復号データを前記復号テーブルから取得する。 - 特許庁
  • Then, when selecting output data of respectively 8 bits at a final step, the byte stuff 00h is selected next to the FFh of this data.
    そして、最終段で８ビットずつの出力データを選択する最に、このデータのＦＦｈの次にはバイトスタッフ００ｈを選択する。 - 特許庁
  • When the variations in the feature quantity are within 3 bits, a correct detection result can be obtained from either of the codes B, C.
    従って、特徴量の変動が３ビット以内であれば、コードＢかコードＣのいずれかで、正しい検出結果を得ることができる。 - 特許庁
  • The voltage generating circuit outputs the generated voltage compatible with the digital data of (a+b+c) bits from among the plurality of the generated voltages.
    電圧生成回路は、複数の生成電圧の中から（ａ＋ｂ＋ｃ）ビットのディジタルデータに対応した生成電圧を出力する。 - 特許庁
  • In a CAM memory storing data words, bits of the data words can take a neutral logic value other than two complement logic value.
    データワードを記憶するＣＡＭメモリにおいて、そのデータワードのビットは、２つの補数論理値のほかに中性論理値をとることができる。 - 特許庁
  • When the CPU 1 tries to perform the read access of low-order 16 bits, these held data are outputted to a data bus 4 of the CPU 1.
    そして、その保持させたデータを、ＣＰＵ１が下位側１６ビットのリードアクセスを行う場合にＣＰＵ１のデータバス４に出力させる。 - 特許庁
  • 8B/10B synchronization sections 12, 16 synchronize 8B/10B codes on the basis of signals in 10 bits subjected to parallel processing by the PMAs 11, 15, respectively.
    ８Ｂ／１０Ｂ同期部１２，１６はＰＭＡ１１，１５で１０ビットにパラレル化された信号から８Ｂ／１０Ｂコードの同期を行う。 - 特許庁
  • A second AD conversion circuit 16 has an LSB voltage as VA, and converts an inputted analog signal into a digital signal of arbitrary N2 bits.
    第２ＡＤ変換回路１６は、ＬＳＢ電圧がＶＡであり、入力されたアナログ信号を任意のＮ２ビットのデジタル値に変換する。 - 特許庁
  • An n-bit selection circuit 4 selects n-bits out of random number patterns from a random number generating circuit 5 according to set n-bit.
    ｎビット選択回路４は設定されたｎビットにより乱数発生回路５からの乱数パターンのうちのｎビットを選択する。 - 特許庁
  • The provided multilevel phase change memory has a larger number of bits and a larger capacity than a memory having a single phase change layer.
    提供されたマルチレベル相変化メモリは、単一相変化層を有するメモリよりも多くのビット及びより高い容量を有する。 - 特許庁
  • An initial voltage condition from a plurality of possible voltage conditions is selected based on the results from soft programming the first subset of bits.
    この第１サブセットのビットのソフトプログラムの結果に基づいて複数の可能電圧条件から初期電圧条件を選択する。 - 特許庁
  • To realize high speed rewriting by counting the number of bits to be written actually and writing a data while latching a data at the address of maximum count.
    実際に書き込むビットを計数して、最大数のアドレスのデータをラッチして書き込みを行ない高速書き換えを実現する。 - 特許庁
  • This receiver has plural data channels 1-R and each data channel transmits a data group including plural bits.
    本発明による受信機は、複数のデータ・チャネル（１−Ｒ）を有し、各データ・チャネルが、各々複数のビットを含むデータ・グループを送信する。 - 特許庁
  • A is 1 or a positive integer satisfying {A<2^N/4} with respect to the number N of bits of the DA converter (N is an integer ≥3).
    Ａとは１、又は、ＤＡ変換器のビット数Ｎ（Ｎは３以上の正の整数）に対して｛Ａ＜２^Ｎ／４｝となる正の整数である。 - 特許庁
  • Therefore, in this case, the address of "the fifth bits of the first byte" is designated as an address A1 of the memory 3 in which the data D1 should be written.
    従って、この場合は、データＤ１を書き込むべきメモリ３のアドレスＡ１として、「第１バイトの第５ビット」というアドレスを指定する。 - 特許庁
  • If none of these are given, the effect is as if `a' were given, but bits that are set in the umask are not affected.
    もしこれらのいずれも指定されない場合は、`a' が指定されたのと同じ結果となるが、umaskに設定されたビット位置は変化しない。 - JM
  • Don't clear set-user-ID and set-group-ID permission bits when a file is modified; set the set-group-ID bit for a file whose GID does not match the file system or any of the supplementary GIDs of the calling process.
    呼び出し元プロセスのファイルシステム GID と追加の GID のいずれともGID が一致しないファイルに対して set-group-ID ビットを設定する。 - JM
  • The upper bits encode what modifiers were down when the button was pressed and are added together: 4=Shift, 8=Meta, 16=Control.
    高位のビットには、ボタンが押された時にどのモディファイアがダウンしていたかがエンコードされる: 4=Shift, 8=Meta, 16=Control。 そして、上位と下位ビットが加算される。 - JM
  • (Only on: ia64, since Linux 2.3.48; parisc, since Linux 2.6.15; PowerPC, since Linux 2.6.18; Alpha, since Linux 2.6.22) Set unaligned access control bits to arg2.
    (ia64 では Linux 2.3.48 以降;parisc では Linux 2.6.15 以降;PowerPC では Linux 2.6.18 以降;Alpha では　Linux 2.6.22 以降;これらのアーキテクチャのみ)unaligned アクセス制御ビットを arg2 で指定された値に設定する。 - JM
  • Control signals corresponding to the respective bits of digital input signals are impressed to the respective current sources and turn the current sources ON and OFF.
    デジタル入力信号の個々のビットに対応する制御信号が、個々の電流源に印加され、電流源をオフおよびオンにする。 - 特許庁
  • The timer circuit section 23 counts the time required until the data signal D1 in 8 bits is written based on the timer control signal TE.
    タイマ回路部２３は、タイマコントロール信号ＴＥに基づいてデータ信号Ｄ１が８ビット数書き込まれるのに要する時間を計時する。 - 特許庁
  • The method can be used, for example, for reversing the order of the pages of a document or reversing the order of bits in a computer resistor.
    本発明は、例えば、文書のページの順序の反転またはコンピュータレジスタにおけるビットの順序反転に使用することができる。 - 特許庁
  • Bits of RGB of LinkB are then multiplexed with data subjected to 8B/10B encoding, thereby generating serial-digital data of 10.692 Gbps.
    そして、ＬｉｎｋＢのＲＧＢのビットを８Ｂ／１０Ｂエンコーディングしたデータと多重して、１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する。 - 特許庁
  • A transmitter 1 sends an operation signal by using a pulse signal having a trailing edge or leading edge between adjacent bits.
    送信機１は、隣接する各ビット間に立下がりエッジ又は立上がりエッジが存在するパルス信号により操作信号を送信する。 - 特許庁
  • If there is a CAM or RAM bit error, an error will be detected since the two sets of parity bits will not match.
    ＣＡＭまたはＲＡＭにビットエラーが発生する場合、これら２つのパリティビットセットは整合しないため、エラーが検出されることになる。 - 特許庁
  • A data converting circuit converting parallel data of a plural of bits read out from a memory cell section to serial data has a selector control section generating a control signal based on burst length information and address information, and a selector section receiving parallel data of a plural of bits, selecting the prescribed number out of the plural of bits based on the control signal, and outputting the selected bit in serial.
    メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路は、バースト長情報とアドレス情報に基づいて制御信号を生成するセレクタ制御部と、前記複数ビットのパラレルデータを受け、前記制御信号に基づいて前記複数ビットのうちの所定数を選択し、その選択したビットをシリアルに出力するセレクタ部を有することを特徴とする。 - 特許庁
  • On the display unit side, on the other hand, the high-order bits of the processed image data supplied from the image generation unit are stored in a 2nd memory (31).
    一方、表示ユニット側では、画像生成ユニットから供給された処理画像データの上位ビットを第２メモリ（３１）に記憶する。 - 特許庁
  • To provide a method for retransmitting coded bits by a transmitter in response to a retransmission request from a receiver in a mobile communication system.
    移動通信システムで受信器からの再伝送要求に応答して送信器が符号化ビットを再伝送する方法を提供する。 - 特許庁
  • Moreover, the image processor determines drive gradation of a display device corresponding to the gradation in the reduced number of bits in response to the determined interval range.
    また決定した区分範囲に応じて、低減されたビット数の階調に対応する、表示装置の駆動階調を決定する。 - 特許庁
  • In a packed bits expansion circuit, a writing method into a register is changed by existence of data held in an output stage register.
    パックビッツ伸長回路において、出力段レジスタに保持されているデータの有無によって、レジスタへの書き込み方法を変更する。 - 特許庁
  • Here, a comparing circuit 3 compares the bit data generated by the PN code generating circuit 2 with the input reception signal and the signal is generated according to whether or not the bits match each other.
    この同期信号は、更にセレクタ１に戻して、受信信号又はＰＮコード発生回路２の出力を選択する。 - 特許庁
  • A part of a memory region to be subjected to refresh-operation is selected in accordance with one part of address bits (Am-An).
    リフレッシュ動作の対象となる一部のメモリ領域は、セルフリフレッシュエントリサイクルにおける一部のアドレスビット（Ａｍ〜Ａｎ）に応じて選択される。 - 特許庁
  • Moreover, when writing black data, the circuit makes all the bits of the digital data low ('0') and outputs a high potential 'L' through the D-A converter 3.
    また、黒データ書き込みの際には、デジタルデータの全ビットをLow（「０」）にして、ＤＡ変換器３を通して高電位「Ｌ」を出力する。 - 特許庁
  • For example, as for the storage contents corresponding to (ran, &verbar;level&verbar;)=(3, 2), code length '1001' is inserted into the upper 4 bits of a code word '00000001001000' so that '10010001001000' can be prepared.
    例えば、（ラン,｜レベル｜）＝（３,２）に対応する記憶内容は、符号語'00000001001000'の上位４ビットに符号長'1001'が挿入されて'10010001001000'となる。 - 特許庁
  • A detection section 14 is provided for detecting a conversion position including the DSV control bits from the first and second DSV control data string.
    第１および第２の各ＤＳＶ制御データ列からＤＳＶ制御ビットを含む変換位置を検出する検出部１４を設ける。 - 特許庁
  • When the processing is completed for all bits of the copy differential table, the backup type of the pair table is changed to real data copy.
    そして、コピー差分テーブルの全てのビットについて、上記の処理が完了したら、ペアテーブルのバックアップタイプを実データコピーに変更する。 - 特許庁
  • For achieving this, termination information of the information bits is added to the information to be coded, and a redundant information bit is added succeeding the terminal information.
    このため、符号化する情報に情報ビットの終端情報を付加して、それに続けて冗長な情報ビットを付加する。 - 特許庁
  • To provide a roller bit apparatus which allows roller bits to be attached thereto or detached therefrom and to be replaced with another one from either a machine inner side of a shield machine or a cutting face side.
    シールド掘削機の機内側、切羽側のどちらからでもローラビットを着脱、交換可能なローラビット装置を提供する。 - 特許庁
  • The output of the decoder can be a signal without an error, a one-bit error signal, an error signal of a plurality of bits and an error position signal.
    デコーダの出力は、誤りなし信号、１ビット誤り信号、複数ビット誤り信号、および誤り位置信号を取り得る。 - 特許庁
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