「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 55 56 57 58 59 60 61 62 63 .... 123 124 次へ＞- The number of skip bits can be set to an input interface of an information processing module, so that input data can be correctly given from even an area being not n-bit aligned because processing can be started after skipping the number of skip bits set to a start address.
情報処理モジュールの入力インターフェースにスキップビット数を設定できるようにすることで、先頭アドレスに対して設定されたスキップビット数分を読み飛ばしてから、処理を開始することできるため、ｎビットアライメントされていない領域からも正しく入力データを与えることができる。 - 特許庁 - This invention provides the Viterbi detector receiving a signal that represents a binary sequence having groups of no more and no fewer than a predetermined number of consecutive bits each having a first logic level, where the groups are separated from each other by respective bits having a second logic level.
本発明のビタビ検知器は、各々が第一論理レベルを持っている所定数よりも多くなく且つそれより少なくない連続したビットのグループであって、第二論理レベルを持っている夫々のビットによって互いに分離されているグループを有している二進シーケンスを表わす信号を受取る。 - 特許庁 - Then, the data processing apparatus generates the compressed data by performing run length compression transform processing on the replaced data, and generates image compression data in which non-compression data of low order side bits of the pixel data is combined with the compression data of the high order side bits.
そして、前記データ処理装置は当該置き換えたデータに対してランレングス圧縮変換処理を行うことで圧縮データを生成し、当該画素データの下位側ビットの非圧縮データと前記上位側ビットの前記圧縮データとを結合した画像圧縮データを生成する。 - 特許庁 - Error correction encoding is performed considering bit weights, so that the error correction capability is improved for higher-order bits that may affect video quality, while the video quality is not affected if a transmission errors occur in the lower bits.
このように、ビットの重みを考慮した誤り訂正符号化を行うことにより、映像の品質に影響を与えやすい上位ビットに対しては誤り訂正能力が高くなり、下位ビットに対しては伝送誤りが生じたとしても映像の品質にさほど影響を与えない。 - 特許庁 - The method includes a step of configuring a header so as to include a first tail bit, a second tail bit 240, and a third tail bit 220; and a step of configuring a plurality of bits of the end of the reserved bits in a PHY header by the first tail bit.
本発明に係る予備ビットを用いたデータパケット構成方法は、ヘッダ内に、第１テールビットと、第２テールビット２４０、及び第３テールビット２２０を含んで構成されるステップと、ＰＨＹヘッダの予備ビットのうち終わり部分の複数ビットを前記第１テールビットで構成するステップと、を含む。 - 特許庁 - The reception station performs demodulation by a modulation system whose number of bits per symbol is less than the maximum according to the propagation path quality and adds a signal with no likelihood when the number of bits per symbol of the demodulation system is different from the maximum to decode demodulation results together.
受信局は伝搬路品質に応じてシンボルあたりのビット数が上記最大値以下の変調方式で復調し、上記最大値との復調した方式のシンボルあたりのビット数が異なる場合には尤度0の信号を付加して復調結果をまとめて復号する。 - 特許庁 - A gateway adapter connects the router device and the specified radio communication network, and when receiving a response from the DHCP server, converts a subnetwork mask so that the subnetwork of 32 bits of the IP address included in the response becomes the subnetwork of smaller than 32 bits, and notifies the router device.
ゲートウェイアダプタは、ルータ機器と特定の無線通信網との接続を行い、ＤＨＣＰサーバからの応答を受信した際、応答に含まれるＩＰアドレスの３２ビットのサブネットが、３２ビットより小さいサブネットになるようにサブネットマスクを変換してルータ機器に通知する。 - 特許庁 - In an orthogonal frequency division multiplexing (OFDM) communication system which uses an external Reed-Solomon encoder 22, an outer interleaver 24 and an inner convolution encoder 26, after inner convolution encoding, data bits are interleaved by an inner bit interleaver 28, and then are grouped into symbols, with each symbol having "m" bits.
外部リードソロモンエンコーダ２２と外部インターリーバ２４と内部畳込みエンコーダ２６を使用する直交周波数分割多重通信（ＯＦＤＭ）システムにおいて、内部畳込みエンコード後にデータビットは内部ビットインターリーバ２８によりインターリーブされ、シンボルにグループ化され、各シンボルが“ｍ”個のビットを持つ。 - 特許庁 - Each AD conversion part includes a comparator 13; and a counter part containing a counter circuit composed of a first DFF12 for n bits that receives comparison results of the comparator 13, and a transfer circuit composed of a second DFF8 for n bits that holds/outputs a count value of the counter circuit.
各ＡＤ変換部は、比較器１３と、比較器１３の比較結果を受けるｎビット分の第１のＤＦＦ１２で構成されたカウンタ回路と、カウンタ回路のカウント値を保持・出力するｎビット分の第２のＤＦＦ８で構成された転送回路とを有するカウンタ部とを有する。 - 特許庁 - A sample hold signal conversion circuit group 4 is equipped with a plurality of data transfer circuits which transfer n bits every n columns (n≥2) of a pixel array in the digital data of a predetermined number of bits which is converted by each of a plurality of analog-to-digital converters according to the column selection signals by using one data line.
サンプルホールド信号変換回路群４は列選択信号に従って、複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち画素アレイのｎ列（ｎ≧２）毎のｎビットを１本のデータ線を用いて転送する複数のデータ転送回路を備える。 - 特許庁 - In this transmission device, a first parallel data signal of N bits (N is a natural number) is subjected to parallel/serial conversion with a first conversion clock obtained by subjecting a reference clock to N multiplication, and a second parallel data signal of N×K (K is a natural number) bits is subjected to parallel/serial conversion with a second conversion clock obtained by subjecting the reference clock to N×K multiplication.
Ｎ（Ｎは自然数）ビットの第１のパラレルデータ信号を、基準クロックをＮ逓倍した第１変換クロックでパラレル／シリアル変換を行い、Ｎ×Ｋ（Ｋは自然数）ビットの第２のパラレルデータ信号を、基準クロックをＮ×Ｋ逓倍した第２変換クロックでパラレル／シリアル変換を行う。 - 特許庁 - The other equipment decides that the inputted contents is one broadcast in real time, when the broadcasting bits are attached to the inputted contents, while deciding that the contents is one which is temporarily recorded, and then regenerated when there is no broadcasting bits attached to it.
他の装置においては、入力されたコンテンツに放送ビットが立てられている場合、そのコンテンツは、リアルタイムに放送されているコンテンツであると判断し、放送ビットが立てられていない場合、そのコンテンツは、一旦記録されたコンテンツが再生されたものであると判断する。 - 特許庁 - In an orthogonal frequency division multiplexing (OFDM) system which uses an outer Reed-Solomon encoder, interleaver 24 and an inner convolutional encoder 26, after the inner convolutional encoding, the data bits are interleaved by an inner interleaver 28, and then grouped into symbols, each symbol having "m" bits.
外部リードソロモンエンコーダとインターリーバ２４と内部畳込みエンコーダ２６を使用する直交周波数分割多重通信（ＯＦＤＭ）システムにおいて、内部畳込みエンコード後にデータビットは内部インターリーバ２８によりインターリーブされ、シンボルにグループ化され、各シンボルが“ｍ”個のビットを持つ。 - 特許庁 - In a video transmission system 100 which transmits uncompressed digital video signals, error correction encoders 115 and 116 apply error correction encoding to data of most significant two bits at an encoding rate of 1/2, and to data from the third to eighth bits at an encoding rate of 2/3.
非圧縮のデジタル映像信号を伝送する映像伝送システム１００において、誤り訂正符号化部１１５，１１６が、上位の２ビットのデータに対し符号化率１／２で、８ビット目から３ビット目までのデータに符号化率２／３でそれぞれ誤り訂正符号化を行う。 - 特許庁 - The ASIC 23 performing drive control of a recording head 7 based on print data received from a host 200 comprises a register 23c having a delivery data area for storing print data of predetermined shots at significant bits and a nondelivery data area not performing shot at insignificant bits.
ホスト２００から受信した印刷データに基づいて記録ヘッドを７を駆動制御するＡＳＩＣ２３は、上位ビットに予め定められたショット分の印刷データを格納する吐出データ領域を、下位ビットにショットを行わない非吐出データ領域を持つレジスタ２３ｃを備えている。 - 特許庁 - A pattern by 2^n-1 bits of one period of the PN pattern from the least significant bit of the PN pattern generated at an m-th reference clock (hereinafter this pattern is called 'A pattern') is employed for a pattern in 2^n-1 bits from the most significant bit of the pattern generated at an (m+1)th reference clock.
第ｍ番目の基準クロックで発生したＰＮパターンの最下位ビットからＰＮパターンの１周期分の２^ｎ−１ビット分のパターン（以下、このパターンを「Ａパターン」という）を、第ｍ＋１番目の基準クロックで発生させるパターンの最上位ビットから２^ｎ−１ビット分のパターンとする。 - 特許庁 - A descriptor has descriptions of an address(high) and an address(low) representing high order 32 bits and low order 32 bits of the recording start address of a corresponding packet on the memory, respectively, and 16-bit length representing the packet length, and also has the description of a delay representing a delay time for adjusting the interval of the DMA transfer of the packet.
ディスクリプタには、対応するパケットのメモリにおける記録開始アドレスの上位３２ビットを示すaddress(high)および下位３２ビットを示すaddress(low)、並びにパケット長を示す１６ビットのlengthが記述され、さらにパケットのDMA転送の間隔を調整するための遅延時間を示すdelayが記述されている。 - 特許庁 - A conventional type ECC circuit 4 which is generally used is applied to the bit string of "16+parity 5 bits", and an error correction/decoder 14 in which the number of passing stages is reduced is applied to the bit string of "4+parity 3 bits"×3 by sharing error correction and decoding as post-correction processing.
「１６＋パリティ５ビット」のビット列には、一般に用いられている従来型ＥＣＣ回路４を適用し、「４＋パリティ３ビット」×３のビット列には、誤り訂正と訂正後の処理であるデコードとを共用化し経由段数を減らした誤り訂正・デコーダ１４を適用する。 - 特許庁 - When a start bit discrimination section 12a of the display processing section 12 discriminates deviation in start bits of closed caption data in the data captured by the decode section 11, and a data correction section 12b shifts bits of the data captured from the decode section 11 to correct the data so that the display processing section 12 correctly displays the closed caption data.
表示処理部１２において、スタートビット判別部１２ａが、デコード部１１より取り込んだデータ中のクローズドキャプションデータのスタートビットのずれを判別すると、データ補正部１２ｂが、デコード部１１より取り込んだデータをビットシフトして補正することにより、クローズドキャプションデータを正しく表示する。 - 特許庁 - Internal read-out data bits are divided into a plurality of data groups (IOG0-IOG3), pairs of data bits of corresponding positions of different data groups are formed, discrimination gates (XR0-XR31) are arranged, discrimination operation is performed, and a flag of one bit is generated finally.
内部読出データビットを複数のデータ群（ＩＯＧ０−ＩＯＧ３）に分割し、異なるデータ群の対応の位置のデータビットの対を形成し各対に対して判定ゲート（ＸＲ０−ＸＲ３１）を配置し、判定動作を行なって最終的に１ビットのフラグ（ＦＬＡＧ）を生成する。 - 特許庁 - An FBI generator 131 executes a calculating process, based on the phase difference and the amplitude difference, generates an amplitude control bit and first and second phase control bits, adds a third phase control bit generated by the generator 150 to the bits and generates the FBI data.
ＦＢＩ生成部１３１は、上記位相差および振幅差に基づく演算処理を実施して、振幅制御ビット、および第１と第２の位相制御ビットを生成し、これにランダムビット生成部１５０にて生成した第３の位相制御ビットを加えてＦＢＩデータを生成するようにしたものである。 - 特許庁 - In the case of the LCD of a dot matrix type of 24×32, the timing generation circuit 70 A is actuated as a counter of five bits by holding the set signal X 4 at "H", and the display data of 96 bits output from the display data group 20 is quadrisected by the data selection circuit 30 A and is applied to the LCD.
２４×３２のドットマトリックス型のＬＣＤの場合、設定信号Ｘ４を“Ｈ”にして、タイミング生成回路７０Ａを５ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをデータ選択回路３０Ａで４分割してＬＣＤに与える。 - 特許庁 - A radio device 10 extracts transmission data "1101" having a transmission frame length (=4 bits) to a radio device 30 out of transmission data "1101" of a radio device 20, and extracts transmission data "10" having a transmission frame length (=2 bits) to the radio device 20 out of transmission data "1011" of the radio device 30.
無線装置１０は、無線装置２０の送信データ“１１０１”から無線装置３０への送信フレーム長（＝４ビット）を有する送信データ“１１０１”を抽出し、無線装置３０の送信データ“１０１１”から無線装置２０への送信フレーム長（＝２ビット）を有する送信データ“１０”を抽出する。 - 特許庁 - When upper (m) bits of the serial register 9 indicates an address take-in code, an address transfer signal and an address take-in signal are made an enable-state, lower M-m bits of the serial register are transferred and taken in test signal output circuits 6-1, 6-2,... 6-N as a test address signal.
シリアルレジスタ９の上位ｍビットがアドレス取り込みコードを表しているときは、アドレス転送信号及びアドレス取り込み信号をイネーブル状態にし、シリアルレジスタの下位Ｍ−ｍビットをテストアドレス信号としてテスト信号出力回路６−１，６−２，…６−Ｎに転送かつ取り込む。 - 特許庁 - The result of accumulation of a plurality of bits in an accumulation part of a driving waveform generating circuit is set at such a prescribed set value that a value, which is expressed by a specific higher-order bit in prescribed setting timing through the use of a floor signal, is not zero and that all lower-order bits except the specific higher-order bit are zero.
駆動波形生成回路の累算部における複数ビットの累算結果を、フロア信号を用いて所定の設定タイミングにおいて特定の上位ビットで表される値がゼロではなく、特定の上位ビット以外の下位ビットがすべてゼロになるような所定の設定値に設定する。 - 特許庁 - In a parallel cyclic code generating device, a first exclusive OR means 53 calculates exclusively OR of a data stream of M bits including a fraction data block B(x) and a cyclic code R(x) of an integer multiple data block A(x), and a first shift means 54 shifts the data to a lower side by M-H(k) bits.
第一排他的論理和手段５３は、端数データブロックＢ（ｘ）を含むＭビットのデータ列と、整数倍データブロックＡ（ｘ）の巡回符号Ｒ（ｘ）との排他的論理和を計算し、第一シフト手段５４は、そのデータをＭ−Ｈ（ｋ）ビット下位側にシフトする。 - 特許庁 - A 2-bit shift circuit 207 shifts the absolute value of the smaller error signal by two bits, a 3-bit shift circuit 208 shifts the absolute value of the smaller error signal by three bits, and an adder 209 adds an output of the circuit 207 and an output of the circuit 208.
２ビットシフト回路２０７にて小さい方の誤差信号の絶対値を２ビットシフトし、３ビットシフト回路２０８にて小さい方の誤差信号の絶対値を３ビットシフトし、加算器２０９にて２ビットシフト回路２０７の出力と３ビットシフト回路２０８の出力とを加算する。 - 特許庁 - The output circuit is configured to serially output the data bits to an external terminal at the first data transfer rate in a normal mode of operation, and to serially output the data bits to the external terminal at a second data transfer rate that is lower than the first data transfer rate in a test mode of operation.
出力回路は、正常モードでは、前記データビットを前記第１データ転送速度で外部ターミナルに直列に出力し、テストモードでは、前記第１データ転送速度より低い第２データ転送速度で前記データビットを前記外部ターミナルに直列に出力する。 - 特許庁 - The method is provided for mapping first coded TFCI symbols and second coded TFCI symbols to a radio frame in a transmission apparatus of a mobile communication system for encoding k fist TFCI bits and (10-k) second TFCI bits, a sum of the first coded TFCI symbols and the second coded TFCI symbols being 32.
ｋビットの第１ＴＦＣＩビット及び(１０−ｋ)ビットの第２ＴＦＣＩビットを符号化する移動通信システムの送信装置で、全部で３２個の第１ＴＦＣＩ符号化シンボル及び第２ＴＦＣＩ符号化シンボルをラジオフレームにマッピングする方法を提供する。 - 特許庁 - Until symbols whose number corresponds to a prescribed number of bits stored in advance in a bit count section 408 are coded by using all initializing table indices, the number of generated bits in the case of coding slices is stored in an initializing table index storage section 409 together with the initializing table indices.
すべての初期化テーブルインデックスを使用してビットカウント部４０８に予め記憶された所定のビット数に対応するシンボルを符号化するまでスライスを符号化した場合の発生ビット数を初期化テーブルインデックスとともに初期化テーブルインデックス記憶部４０９に記憶させる。 - 特許庁 - The register value calculator has a bit divider 120 for dividing the packet number from LSB to MSB, packet shift operators 101-10N for bit-shifting an initial value of the shift register from 2^0 bits to 2^N-1 bits, and selectors 110-11N for selecting inputs and outputs thereof.
レジスタ値算出部はパケット番号をＬＳＢからＭＳＢに分割するビット分割部１２０と、１５ビットのシフトレジスタ初期値をＰＲＢＳ生成部で２^0ビットから２^N-1ビットシフトするパケットシフト演算部１０１〜１０Ｎと、入力と出力とを選択する選択部１１０〜１１Ｎを有している。 - 特許庁 - At this time, the control circuit 103 compares corresponding bits of a plurality of received frames with each other, and, when the number of bits having the same value is a predetermined number or more, the value is determined to be the value of the bit and creates the time information, thereby improving the determination accuracy of the time code.
このとき、制御回路１０３は、前記受信した複数フレームの各対応するビットを比較して、値が同一であるビットの数が所定数以上のとき、当該値を当該ビットの値と判別し、時刻情報を生成することにより、タイムコードの判別精度を向上させる。 - 特許庁 - In the case of an LCD of a dot matrix type of 96×8, a timing generation circuit 70 A is actuated as a counter of three bits by holding set signals X 2 and X 4 at "L", and the display data of 96 bits output from a display data group 20 is applied as it is to the LCD.
９６×８のドットマトリックス型のＬＣＤの場合、設定信号Ｘ２，Ｘ４を“Ｌ”にして、タイミング生成回路７０Ａを３ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをそのままＬＣＤに与える。 - 特許庁 - An image data (1 pixel is L bits) for each color component is respectively input into a compressor 41 employing non-linear conversion, and the image data are compressed to M bits (M<L) according to an appropriate compression translation table TB1 established based on an image information extracted from an original image data.
非線形変換を用いた圧縮器４１には、各色成分の画像データ（１画素がＬビット）がそれぞれ入力され、原画像データから抽出された画像情報に基づいて設定された適切な圧縮変換テーブルＴＢ１に従って画像データがＭビット（Ｍ＜Ｌ）へ圧縮される。 - 特許庁 - The ECC decoder may operate in a first operation mode for detecting an error position with respect to a maximum of h bits in the information data or in a second operation mode for detecting an error position with respect to a maximum of (h-j) bits in the information data based on encoded data including the information data and the syndrome data.
ＥＣＣデコーダは、情報データとシンドロームデータを含む符号データとに基づいて、情報データから最大ｈビットのエラー位置を算出する第１動作モードまたは情報データから最大（ｈ−ｊ）ビットのエラー位置を算出する第２動作モードで動作できる。 - 特許庁 - This picture data processing circuit discriminates the 4th bit D3 counting from the lowest bit of an 8-bit picture data Data, and when this bit D3 is [0], the circuit outputs the higher 4 bits as they are, and when the bit D3 is [1], the circuit outputs the higher 4 bits with an increment of '1'.
８ビットの画像データＤａｔａのうち、最下位ビットから数えて４番目のビットＤ３を判別し、このビットＤ３が［０］であれば、上位４ビットをそのまま出力する一方、ビットＤ３が［１］であれば、上位４ビットを「１」だけインクリメントして出力する。 - 特許庁 - When the number of gradation level to be realized is set to 'sixteen' (four bits) and a pulse width modulation based on upper and lower two bits is conducted for the intervals P1 and P2, a two bit constitution is used for the circuit (a counter, a comparator or the like) to conduct the pulse width modulation.
実現すべき階調数を「１６」（４ビット）とし、部分選択期間Ｐ１，Ｐ２について各々上位および下位の２ビットづつに基づくパルス幅変調を行ったとすると、パルス幅変調を行うための回路（カウンタ、比較器等）として２ビット構成のものを用いることができる。 - 特許庁 - The first lookup table 220 outputs a flag indicative of the fact that decoding has finished and a decoded symbol value when a variable length code to be decoded has 8 bits or less, and outputs data including a flag indicative of the fact that decoding has not yet finished when the variable length code is 9 bits or more.
第１のルックアップテーブル２２０は、復号対象たる可変長符号が８ビット以下である場合には、復号が終了した旨を示すフラグと復号したシンボル値を出力する一方で、９ビット以上である場合には復号が終了しない旨のフラグを含むデータを出力する。 - 特許庁 - Whether or not the signal is a normal discharge command signal is judged by checking up the superordinate 4 bits and the subordinate 4 bits of the discharge command signal requiring to discharge winning balls, and when it is not the normal discharge command signal, the winning balls are not discharged on the basis of it.
また、賞球排出を要求する排出指令信号の上位４ビットと下位４ビットの照合により、正規な排出指令信号であるか否かを判定し、正規な排出指令信号でなければそれに基づく賞球排出を行わないようにした。 - 特許庁 - A quantization controlling part 55 outputs a new quantization scale value to the dividing part 62 of the quantization part 54, on the basis of the amount of bits per picture of image data for variable speed regeneration which are previously set, the amount of accumulated bits of a macro block which are outputted every macro block, and the number of residual micro blocks.
量子化制御部５５は、予め設定された変速再生用画像データのピクチャ１枚あたりのビット量、マクロブロック毎に出力されるマクロブロックの累積ビット量、および残りのマクロブロック数に基づいて、新しい量子化スケール値を量子化部５４の除算部６２に出力する。 - 特許庁 - When 8 bit attribute data of 32×32 is encoded for one pixel, a variable i is set at 7 as an initial value (S604), eight attribute data is inputted (S605), and the data of 8 bits collecting the bits i is generated and outputted to a reversible encoding section (S606) thus performing encoding.
１画素に対して８ビットの属性データを３２×３２個分符号化する場合、初期値として変数ｉに７をセットし（Ｓ６０４）、８個の属性データを入力し（Ｓ６０５）、ビットｉをまとめた８ビットのデータを生成し、可逆符号化部に出力する（Ｓ６０６）ことで、符号化を行なわせる。 - 特許庁 - In the PLL frequency synthesizer system wherein the operating state of the PLL frequency synthesizers is determined by 3-line serial data, when a plurality of the PLL frequency synthesizers exist in the same system, excessive bits are given to the PLL frequency synthesizers and a self-recognition code is provided in the excess bits.
３線シリアルデータで動作状態を決定するＰＬＬ周波数シンセサイザシステムにおいて、同一システム上に複数のＰＬＬ周波数シンセサイザが存在した際に、ＰＬＬ周波数シンセサイザに余剰ビットを持たせ、その余剰ビットに自己認識用コードを与える。 - 特許庁 - In a data transmitter 10, a data generating part 13 generates transfer object data DT1 or data inverting the bits of these data as transfer data DT2 and generates an inversion signal SI presenting whether the bits of the transfer data DT2 are inverted or not.
データ送信装置１０において、データ生成部１３は転送対象データＤＴ１、またはこれをビット反転したデータのいずれかを転送データＤＴ２として生成し、かつ、転送データＤＴ２がビット反転されたものか否かを示す反転信号ＳＩを生成する。 - 特許庁 - The control part 20 makes each bit of the bit map data correspond to one of the groups, and controls the sub-pixels included in the one of the groups based on the information on the peripheral bits of the bits D(x, y) made to correspond to the one of the groups, and thereby displays the graphic on the display device 3.
制御部２０は、ビットマップデータのそれぞれのビットをグループの１つに対応付け、グループの１つに対応付けられたビットＤ（ｘ，ｙ）の周辺のビットの情報に基づいてそのグループに含まれるサブピクセルを制御することにより、図形を表示デバイス３に表示する。 - 特許庁 - The numerical expression conversion part 20 divides the data of the straight binary form or complement form of '2' to two bit blocks each composed of continuous 8 bits and concerning the bit block having the most significant bit of '1', the bits of such a bit block are inverted except for the most significant bit.
数値表現変換部２０は、ストレートバイナリ形式または２の補数形式のデータのデータを、連続する８ビットからなる２つのビットブロックに区分し、各ビットブロックのうち最上位ビットが「１」であるものについて、そのビットブロックの最上位ビット以外のビットを反転する。 - 特許庁 - This device has a circuit for providing a first shift argument L[4:0] indicating a plurality of shift positions in a first direction and having a plurality of bits and a circuit for providing a second shift argument R[4:0] indicating a plurality of shift positions in a second direction and having a plurality of bits.
このデバイスはまた、第１の方向に多数のシフト位置を指示しおよび複数のビットを有する第１のシフト引数Ｌ［４：０］を提供する回路と、第２の方向に多数のシフト位置を指示しおよび複数のビットを有する第２のシフト引数Ｒ［４：０］を提供する回路とを有する。 - 特許庁 - The address marks with the prescribed number of bits recorded along the running direction of each track in parallel to each other are recorded by plural transition parts (G0)-(G7) as the boundary parts or unbounded parts in two kinds of the states readable with a head and also recorded by classifying to groups for every two bits.
各トラックの走行方向に沿い且つ相互に並列に記録されている所定ビット数のアドレスマークは、ヘッドが読み取り可能な２種類の状態の境界部または非境界部としての複数の遷移部（Ｇ０）〜（Ｇ７）によって記録され、かつ、２ビット毎にグループ分けして記録されている。 - 特許庁 - The control signal generating circuit 20 is provided with an offset circuit for digitally offsetting the signal Sig3 just for a predetermined value and rounding off low-order bits just for bits corresponding to coarseness in accuracy of the noise control, and outputs the control signal based upon a signal resulting from the offset circuit.
この制御信号生成回路２０は、上記信号Ｓｉｇ３を所定値分だけディジタル的にオフセットし、かつ、ノイズ制御の精度の粗さに応じたビット数だけ下位ビットを切り捨てるオフセット回路を備え、このオフセット回路で得られた信号に基づき上記制御信号を出力する。 - 特許庁 - An RLL decoding section 20 is provided with a regular decoder 21 which conducts decoding based on a prescribed relationship that represents the rule of the RLL code and an irregular decoder 22 which conducts decoding without daring the changed bit and the bits before or after the bit in the RLL data as decoded non-object bits.
ＲＬＬデコード部２０は、ＲＬＬ符号の規約を表す所定の関係に基づいてデコードする正規デコーダ２１と、ＲＬＬデータにおける変化ビットとその前または後のビットをデコード非対象ビットとしてケアしないでデコードする不正規デコーダ２２とを備えている。 - 特許庁 - Since the identification information is shared to identify the first record information and the second record information, the identification information is 13 bits being the same as the trace length for acquiring one piece of record information, and in addition, the number of bits of the entire land pre-pit block can be reduced than in the conventional configuration.
識別情報を、第１の記録情報と第２の記録情報の識別に共用するようにしたため、一つの記録情報を取得するためのトレース長と同一の１３ビットであり、しかもランドプリピットブロックの全体のビット数を従来の構成よりも削減することができる。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
