「bits」を含む例文一覧(6183)

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  • A clock control section 122 is controlled by control signal in two bits from a decoder 121, and to a compression processing section 123, a common processing section 124 and an expansion processing section 125, clocks CLKA, CLKB, CLKC for operating those sections and image data in 8 bits are given, respectively.
    クロック制御部１２２はデコーダ１２１からの２ビットの制御信号により制御され、圧縮処理部１２３、共通処理部１２４及び伸張処理部１２５には、これら各部を動作させるためのクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣと８ビットの画像データがそれぞれ入力される。 - 特許庁
  • A latching section 202 latches a control signal in a latching cycle which varies depending upon a terminal speed, the number of bits of a data signal stored in a payload, and the number of bits of the control signal stored in the payload; and stores the latched control signal in a control signal storing region provided in the payload of an ATM cell.
    ラッチ部２０２により、制御線信号を端末速度とデータ信号のペイロードへの格納ビット数と前記制御信号のペイロードへの格納ビット数とにより定まるラッチ周期でラッチし、ＡＴＭセルのペイロードに設けた制御信号格納領域に格納する。 - 特許庁
  • When serial data to be transmitted are configured, such that in transmission/reception of the serial data, a plurality of bits of 0 or 1 are in succession, like "00..." or "11...", the duty ratio of a synchronizing clock 121 that a transmission side 100 outputs is varied according to the number of successive bits.
    シリアルデータの送受信の際に、送信したいデータが、例えば“００…”又は“１１…”のように０又は１が複数ビット連続しているような構造である場合、連続しているビット数に応じて送信側１００が出力する同期クロック１２１のデューティ比を変更する。 - 特許庁
  • The receiving apparatus receives the HDMI data transmitted from the source apparatus, generates original video data from the video data included in the higher-order 8 bits of the video data area of the received HDMI data, and generates original sound data from the sound data included in the lower-order 8 bits of the video data area.
    受信機器は、ソース機器から送信されたＨＤＭＩデータを受信し、受信したＨＤＭＩデータの映像データ領域の上位８ビットに含まれる映像データから元の映像データを生成し、映像データ領域の下位８ビットに含まれる音声データから元の音声データを生成する。 - 特許庁
  • In this processing, the range of the narrow color is expressed by one gradation in the reduced number of bits for the gradation range wherein the number of frequencies of incidence is more and the range of the wide color is expressed by one gradation in the reduced number of bits for the gradation range wherein the number of frequencies of incidence is less.
    この処理においては、色の出現の度数の多い階調の範囲においては、狭い色の範囲を低減ビットの１階調で表現し、また色の出現の度数の少ない階調の区分範囲においては、広い色の階調範囲を低減ビットの１階調で表現する。 - 特許庁
  • A second sequence alteration part 60, upon reading fixed length data of 8 bits from the buffer 40 and outputting them to a second processor 70, outputs them after further reversing a sequence order of the 8 bits in the case of PNG, while outputting them as they are in case of JPEG.
    第２の配列変更部６０は、バッファ４０から８ビットの固定長データを読み出して第２の処理部７０に出力する際に、ＰＮＧの場合にはこの８ビットの配列順をさらに逆順に変更してから出力する一方、ＪＰＥＧの場合にはそのまま出力する。 - 特許庁
  • A plurality of decoder circuits are incorporated, and a controller which compares the number of bits, capable of being recovered by a predetermined one clock with the data of the number of recovered bits output from each decoder circuit is provided and a plurality of decoding processes are eliminated from being kept waiting for other decoding processings that exceed one clock.
    複数のデコーダ回路を内蔵し、予め定められた１クロックで復元可能なビット数と各々のデコーダ回路が出力する復元ビット数データとを比較するコントローラを設け、複数のデコード処理が１クロックを超える他のデコード処理にとって待たされることをなくす。 - 特許庁
  • A value denoting a recording medium is set to first 2-bits below the 5th line, a flag denoting a sample frequency is set to the 4th bit, a value denoting a quantization bit number of sample data is set to the 7th and 8th bits, and sample data are provided to 3 bytes below the 2nd line.
    さらに５行目以下の最初の２ビットには記録媒体を示す値が設けられ、４番目のビットにはサンプル周波数を示すフラグが設けられ、７、８番目のビットにはサンプルデータの量子化ビット数を示す値が設けられ、２番目以下の３バイトにサンプルデータが設けられる。 - 特許庁
  • The status monitoring device, in which a master device is connected through a bus to a plurality of slave devices and the master device monitors the status of each slave device, is characterized by assigning the different bits of the bus as bits for status information transmission to each slave device.
    バスを介してマスターデバイスと複数のスレーブデバイスが接続され、前記マスターデバイスが前記各スレーブデバイスのステータスを監視するステータス監視装置であって、前記バスの異なるビットを前記各スレーブデバイスにステータス情報伝送用ビットとして割り当てたことを特徴とするもの。 - 特許庁
  • A storage means stores bit strings denoting numerals (FF, F6, 8E), a carrying means carries up the bit strings and a replacement means replaces the bit strings filled, by predetermined bits according to the carrying up with all the bit strings before carrying up or parts of high-order bits of the bit strings.
    所定語長の数値（ＦＦ、Ｆ６、８Ｅ）を表すビット列を記憶手段に記憶し、桁上げ手段によりビット列を桁上げし、その桁上げにより予め決められたビットで埋められたビット列を、置換手段により桁上げ前のビット列の全部又は上位桁側の一部に置換する。 - 特許庁
  • Furthermore, a wave processing circuit 6 to generate the attenuated digital output signal having an equivalent data length to an original length with performing a rounding process such as a noise shaving process or dither process to bits of a lower part than that of a signal responding to original bits of an output from the attenuator 5 is equipped.
    デジタルアッテネータ５の出力の元のビットに対応する信号のビットより下位の部分のビットを、ノイズシェービング処理やディザ処理等の丸め処理を行って、元と同等のデータ長を有する減衰デジタル出力信号となるような波形処理回路６を設ける。 - 特許庁
  • A data format is adopted in this system where the number of lower- order bits of the mantissa of the apex coordinate data is made smaller than that of a data format in the floating point representation processible by a computer reading polygon data, and a data format into which the above apex normal data are integrated is applied to the room created by reducing the lower- order bits.
    頂点座標データのビット数は、ポリゴンデータを読取るコンピュータが処理可能な浮動小数点数のデータフォーマットに対して仮数の下位側ビット数が少なくされ、その少なくされた部分に前記頂点法線データを組込んだデータフォーマットを採用する。 - 特許庁
  • The screen 1 is provided with display columns 1 to 4, and the designation and initial value of a control register are displayed at the display column 2, and the current set value of 8 bits of the control register is displayed at the display column 3, and the function explanations of respective bits of the set value in the display column 3 are displayed at the display column 4.
    この画面１では、表示欄１〜４が設けられており、表示欄２にコントロールレジスタの名称と初期値が、表示欄３にこのコントロールレジスタの８ビットの現在の設定値が、表示欄４に表示欄３での設定値の各ビットの機能説明が夫々表示される。 - 特許庁
  • When translucence is requested, the same coring bits are assigned so as to form the translucence, and when translucence is not requested (for example, in case of opaque image component), the same coding bits are assigned to other purpose (for example, improvement of color resolution).
    本発明の符号化技法によると、同じ符号化ビットを、半透明が要求される場合は半透明の作成に割り当て、半透明が必要でない場合（例えば、不透明な画像成分である場合）は、その他の目的（例えば、色の解像度の向上）に割り当てることができる。 - 特許庁
  • Additionally, it can be said that thinking on the mounds of wara zuka (a mound for rice straw) and mikkyo zuka (esoteric Buddhism mound) stacking straw bits and even ashes, caused the conversion of the straw bits, ashes and human wastes into fertilizers and put them into distribution to partly contribute to the development of grain-growing region related to economic growth and food culture of soybeans as well as to the development of grain farming.
    また、藁塚や密教塚のように藁屑や焼却灰まで集積した塚などの思想が、藁屑や焼却灰や下肥などを肥料にし流通に乗せ、経済振興と大豆食文化などに繋がる穀倉地や、穀物農耕の隆盛の一端を担ったともいえる。 - Wikipedia日英京都関連文書対訳コーパス
  • Then a context computing element 28 uses 4 bits of the stripe for context determining processing unit and carries out the context determining processing of each bit of the bit plane by using a symbol, path information and significant information obtained by the path computing element 26 to carry out the context determining processing of 4 bits of the stripe.
    そして、コンテクスト演算器２８により、ストライプの４ビットをコンテクスト決定処理単位として、シンボル、パス演算器２６で得られるパス情報及び有意情報を用いて、ストライプの４ビットのコンテクスト決定処理を同時に行うことにより、ビットプレーンの各ビットのコンテクスト決定処理を行う。 - 特許庁
  • A PAM duo-binary optical receiver is designed to detect a power level of the received optical signal (encoded by using the pulse amplitude modulation technique for encoding a plurality of bits, and a duo-binary encoding technique), for mapping the detected power level into a plurality of bits, and to restore transmission information.
    開示するＰＡＭデュオバイナリ光受信器は、受信光信号（複数のビットを符号化するためにパルス振幅変調技法とデュオバイナリ符号化技法を使用して符号化されている）のパワー・レベルを検出し、検出パワー・レベルを複数のビットにマッピングして、送信情報に戻す。 - 特許庁
  • A range to compute a DP matrix is restricted to a near-diagonal region with the width corresponding to the word length in a computer, and information inside this region is divided into and represented by bits aligned in the direction orthogonal to the diagonal to achieve bit parallelization of computation for information in these bits.
    DP行列を計算する範囲を、計算機のワード長に対応する幅をもつ対角線周辺領域に制限し、その領域内の情報を対角線と直行する方向のビットの並びに分割して表現し、それらの情報に対する計算をビット並列化する。 - 特許庁
  • An encryption device inputs an I-bit color digital video data stream or a digital audio data stream having a frame length of J bits in a small unit for each processing units of L bits one after another to N encryption processing circuits 4a and 4b which process input data in parallel, and encrypts the input data stream.
    入力されるデータに対して並列に処理を行うＮ個の暗号処理回路４ａ，４ｂにＩビットカラーのデジタル映像データストリーム、又はＪビットのフレーム長のデジタル音声データストリームを暗号の処理単位Ｌビットずつ小単位で順次に入力して暗号化を行う。 - 特許庁
  • When the number (n) of composite bits is ≥'1' (S20: Yes), (n) low-order bits of the multimedia data are rewritten into data for retrieval (S22) and after the composition of all the data for retrieval is completed (S24: Yes), the variable-length encoding of the multimedia data composed of the data for retrieval is performed (S26).
    続いて、合成ビット数ｎが「１」以上である場合は（Ｓ２０：Ｙｅｓ）、マルチメディアデータの下位ｎビットを検索用データに書き換え（Ｓ２２）、総ての検索用データの合成を終了すると（Ｓ２４：Ｙｅｓ）、検索用データが合成されたマルチメディアデータを可変長符号化する（Ｓ２６）。 - 特許庁
  • The liquid crystal display device capable of displaying a picture in 65,536 colors in response to pixel data of 16 bits has a 1st display mode for displaying a picture in 65,536 colors equal to the 1st number of colors in response to the pixel data of the 1st number of bits.
    １６ビット数のピクセル・データに応答して６５５３６色の色数での画像表示を行うことができる液晶表示装置は、第１ビット数のピクセル・データに応答して、前記第１色数に等しい６５５３６色での画像表示を行う第１の表示形態を有する。 - 特許庁
  • A purchaser side PC3 can decode only either one of cipher text of cipher text c_j^(0) of packets with "0" bits embedded therein and a cipher text c_j^(1) of packets with "1" bits embedded therein, by the use of each random number key_i, j included in a partial key transmitted from a management center side server.
    購入者側ＰＣ３は、”０”のビットを埋め込んだパケットの暗号文ｃ_j^(0)と、”１”のビットを埋め込んだパケットの暗号文ｃ_j^(1)のうち、どちらか一方の暗号文のみを、管理センタ側サーバから送信された部分鍵に含まれる各乱数ｋｅｙ_i,jを用いて復号することができる。 - 特許庁
  • According to the code rule that the encoding device uses, one of four kinds of bit streams that the information data possibly include is converted into a four-bit bit stream wherein two bits at successive bit positions have values of "1" and a four-bit bit stream wherein all bits have values of "0" alternately.
    符号化装置で使用される符号則においては、情報データがとり得る４種類のビット列に関して、いずれか１種類のビット列は、ビット位置が連続する２ビットの各値が“１”を示す４ビットのビット列と、全ビットの値が“０”を示す４ビットのビット列とに交互に変換される。 - 特許庁
  • To provide an information transmitter, an information receiver, and an information communication system which can accurately judge whether a communication state is correct or incorrect on the receiving side even when all bits out of communication information and error detection bits transmitted/ received by a serial format are turned to '0' due to a fault.
    シリアル形式で送受信される通信情報と誤り検出ビットが障害によって全ビット“０”になった場合にも、受信側で通信状態の正誤を正しく判断することができる情報送信装置、情報受信装置及び情報通信システムを提供する。 - 特許庁
  • A coarse adjustment mode for generating a control signal SRC on the basis of the prescribed number of bits of a high order side of a digital signal showing the difference and a fine adjustment mode for generating a control signal SRC on the basis of the prescribed number of bits of a low order side are switched in accordance with the magnitude of the difference.
    誤差を示すディジタルの信号の上位側の所定数ビットに基づいて制御信号ＳＲＣを生成する粗調モードと下位側の所定数ビットに基づいて制御信号ＳＲＣを生成する微調モードを、誤差の大きさに応じて切り替える。 - 特許庁
  • A micropile to which bits with different shape and construction are attached to the tip in response to the diameter of a hole to be drilled while inserting and rotating it to a predetermined depth into the ground and then a filling material is supplied to the drilled hole under pressure from a hollow portion of the micropile to the bits thereby filling the drilled hole with the filling material.
    先端に掘削する孔の径に応じて形状構造の異なるビットを取付けたマイクロパイルを、所定の深さまで地盤に旋回挿入しながらマイクロパイルの中空部から前記ビットを介して注入材を掘削した孔内に圧送し、充填すること。 - 特許庁
  • A path computing element 26 sequentially carries out determining processing of a path for each bit in a bit plane by using 4 bits of a stripe for a path determining processing unit.
    パス演算器２６により、ストライプの４ビットをパス決定処理単位として、ビットプレーン内の各ビットのパスの決定処理を順に行う。 - 特許庁
  • The remained data ( 15 bit D14 to D0) are restructured as 16 bits data and processed as data to be transferred to the HDD 218.
    また、残りのデータ（１５ビットＤ１４〜Ｄ０）を１６ビットデータとして再構成し、それをＨＤＤ２１８に転送すべきデータとして処理する。 - 特許庁
  • Then the reproduced high accuracy component is attached to lower-order bits of the n-bit length digital signal to produce a digital signal in (n+m) bit-length.
    次に、再生された高精度成分をｎビット長のディジタル信号の下位ビットに付加し、ｎ＋ｍビット長のディジタル信号を生成する。 - 特許庁
  • To provide a display controller, a display system, and a display control method that can drive scanning lines different in number from output bits.
    出力ビット数と異なる走査ライン数を有するパネルを駆動できる表示コントローラ、表示システム及び表示制御方法を提供する。 - 特許庁
  • Transfer data in the HS mode of USB 2.0 are processed in the unit of L bits and transfer data in an FS mode are processed in the unit of K bit on the other hand.
    ＵＳＢ２．０のＨＳモードの転送データはＬビット単位で処理する一方でＦＳモードの転送データはＫビット単位で処理する。 - 特許庁
  • A viterbi decoding part 58 perform viterbi decoding of the digital receive signal to derive a signal consisting of a combination of 2nd information codes and CRC bits.
    ビタビ復号部５８は、ディジタル受信信号をビタビ復号して、第２情報符号とＣＲＣビットを組み合わせた信号を導出する。 - 特許庁
  • To realize a redundancy function having extremely high redundancy efficiency in a semiconductor memory where multiple bits can be accessed by single addressing.
    一のアドレス指定によって多ビットのアクセスが可能な半導体メモリ装置において、救済効率がきわめて高い冗長機能を実現する。 - 特許庁
  • Finally, the system uses the test results and the tag bits to determine the cause of the correctable error (418, 430, 432) if possible.
    最後にシステムは、可能な場合、訂正可能なエラーの原因を決定する（４１８、４３０、４３２）ために、テスト結果およびタグビットを使用する。 - 特許庁
  • In contrast, a control register value in DMA is set when moving the data, so as to move the data after shifting the data for a certain number of bits.
    しかし、本発明は、データの移動時、特定ビット数だけシフトした後にデータを移動させるようにＤＭＡ内の制御レジスタ値を設定する。 - 特許庁
  • Each signal pattern is generated by inputting an output from a counter for successively counting up code bits to the encoder of a prescribed encoding system.
    前記信号パタンは、符号ビットを順次カウントアップするカウンタの出力を所定の符号化方式の符号化器に入力して生成する。 - 特許庁
  • This shaft excavator 1 is constituted in such a way that a plurality of cutter bits 3 are provided on a cutter spoke 5 to form a cutter 7 and rotate by a rotary motor 9.
    立坑掘削機１は、複数のカッタビット３がカッタスポーク５に設けられてカッタ７が形成され、回転モータ９により回転する。 - 特許庁
  • To provide a communication method for transferring a large amount of data with a small number of transmission bits and suppressing power consumption.
    少ない伝送ビット数で大量のデータの転送を実施することができ、且つ消費電力を抑えることができる通信方法を提供する。 - 特許庁
  • To provide a system, a method and an apparatus for transferring data and data mask bits in a common frame with a shared error bit code.
    共有されたエラー・ビット・コードをもつ共通フレームにおいてデータおよびデータ・マスク・ビットを転送するシステム、方法および装置を提供する。 - 特許庁
  • A digital signal on which the Viterbi decoder performs decoding processing is a digital signal sequence to which the number of soft decision bits within a predetermined range is allocated.
    ビタビ復号器で復号処理を行うディジタル信号は、所定範囲の軟判定ビット数が割り当てられたディジタル信号系列である。 - 特許庁
  • A binary processing section applies binary processing to RGB data, in response to the visual sensitivity and provides an output in total 3 bits, comprising 1 bit each fro respective color codes.
    ２値化部はＲＧＢデータを視覚感度に応じた２値化処理を行い、それぞれ１ビットであって合計３ビットで出力する。 - 特許庁
  • The remaining data (15 bit D14 to D0) are restructured as 16-bits data and processed as data to be transferred to the HDD 218.
    また、残りのデータ（１５ビットＤ１４〜Ｄ０）を１６ビットデータとして再構成し、それをＨＤＤ２１８に転送すべきデータとして処理する。 - 特許庁
  • Further, the speaker has the magnetic field generation unit composed of a plurality of magnetic field generating coils 13a, 13b, 13c, ..., corresponding to respective output bits of the digital signal.
    また、スピーカは、磁界生成部が、デジタル信号の各出力ビットに対応する複数の磁界発生コイル１３ａ、１３ｂ、１３ｃ・・・からなる。 - 特許庁
  • Concerning the transmission cycle, the delay time is controlled at random corresponding to random time generated by using the free-run counter of (n) bits of a CPU.
    送信周期は、ＣＰＵのｎビットのフリーランカウンタを利用することにより生成するランダム時間により、遅延時間をランダムに制御する。 - 特許庁
  • When both bits of updating information coincide with each other, the data is determined not to be old data, and the sector information is erased from the temporary memory.
    両者の更新情報が一致した場合には、データが旧データではないとして、一時記憶メモリの当該セクタ情報を消去する。 - 特許庁
  • To eliminate the necessity of a reference check sum value, to simultaneously detect errors up to three bits of stored data and to easily judge the existence of an error.
    基準チェックサム値を不要とし、記憶されているデータの３ビットまでのエラーを同時に検出でき、かつ、エラーの有無の判別を容易にする。 - 特許庁
  • Then the lower-order bits of the input digital signal are replaced with the reproduced high frequency adjustment component to produce a signal whose high frequency component is adjusted.
    次に、入力ディジタル信号の下位ビットを、再生された高周波調整成分で置換して高周波調整済み信号を生成する。 - 特許庁
  • The fetched data of low-order 4 bits are synthesized every two data (S8), made to be the data of 1 byte and are written in a transmitter's number memory (S9).
    取り出された下位４ビットのデータは２データごとに合成され（Ｓ８）、１バイトのデータとされて発信者番号メモリへ書き込まれる（Ｓ９）。 - 特許庁
  • Data in which one data unit in an external SDRAM 6 comprises a plurality of bits are temporarily recorded in an input/output data buffer 4.
    外部ＳＤＲＡＭ６における一つのデータ単位が複数のビットにより構成されるデータは入出力データバッファ４に一時記録される。 - 特許庁
  • Thereby, all bits B0-B15 of data read from a memory cell array 2 become '0', and the universal memory 1 comes into a lock state that the data are protected.
    これにより、メモリセルアレイ２から読み出されるデータは全ビットＢ０〜Ｂ１５が“０”となり、ユニバーサルメモリ１はデータが保護されたロック状態となる。 - 特許庁
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