「bits」を含む例文一覧(6183)

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  • In this optical disk, the bit string of sub-information is divided by the unit of 4 bits (hexadecimal number) and recorded by the frequency modulation of wobble.
    この発明の光ディスクにおいては、副情報のビット列を４ビット単位（１６進数）で区切り、ウオブルの周波数変調によって記録する。 - 特許庁
  • A first AD conversion circuit 12 has an LSB voltage as VA, and converts an inputted analog signal into a digital signal of arbitrary N1 bits.
    第１ＡＤ変換回路１２は、ＬＳＢ電圧がＶＡであり、入力されたアナログ信号を任意のＮ１ビットのデジタル値に変換する。 - 特許庁
  • The switched capacitor type D/A converter 100 receives input data of m bits (m is a natural number), and outputs an analog signal corresponding to that value.
    スイッチドキャパシタ型Ｄ／Ａコンバータ１００は、ｍビット（ｍは自然数）の入力データを受け、その値に応じたアナログ信号を出力する。 - 特許庁
  • Information is transmitted by bits assigned to an output of one or both code books by setting a gain of a concerned code book to zero.
    対応するコードブックのゲインをゼロにセットすることにより、一方または両方のコードブック出力に割り当てられたビットで情報を送る。 - 特許庁
  • A higher decoder part 41 selects adjacent two voltages from the higher gradation voltages in accordance with data of higher J bits held by a data latch.
    上位デコーダ部４１は、データラッチに保持された上位Ｊビットのデータに応じ上位階調電圧から隣接する２電圧を選択する。 - 特許庁
  • Moreover, the modulation contains the encoding of information bits with symbols selected from a known symbol constellation established according to a known standard.
    また、変調は、既知の標準に従って確立されている既知のシンボルコンステレーションから選択されたシンボルによる情報ビットの符号化を含む。 - 特許庁
  • To provide a product sum computing element with a rounding function capable of executing the product-sum operation of 16 bits considering the position of an addend in a register.
    レジスタの中での加数の位置を考慮した１６ビットの積和演算を実行可能な丸め機能付き積和演算器を提供する。 - 特許庁
  • Each pixel is provided with a storage means such as memory, and all bits digital video signal are written in the storage means at the beginning of a frame period.
    本発明では各画素にメモリ等の記憶手段を設け、フレーム期間開始時に、全ビットのデジタルビデオ信号を該記憶手段に書き込む。 - 特許庁
  • To obtain a parallel processor capable of increasing efficiency of parallel processing with respect to data whose one data unit comprises a plurality of bits.
    一つのデータ単位が複数のビットにより構成されるデータに対して、並列処理の効率化を図ることのできる並列処理装置を得る。 - 特許庁
  • To provide a shift operation module capable of performing a shift operation without using an exclusive shift operation instruction of a plurality of optional bits.
    任意複数ビットの専用シフト演算命令を用いること無く当該シフト演算を行なうことができるシフト演算モジュールを提供する。 - 特許庁
  • To provide a decoding apparatus for calculating an inverse quantization value that is more proper, from a plurality of quantization indices the number of effective bits of which differs from each other.
    有効ビット数が異なる複数の量子化インデクスから、より適切な逆量子化値を算出する復号化装置を提供する。 - 特許庁
  • The AD conversion circuit 12 converts the inputted analog signal into a digital value of the prescribed number of bits and outputs the digital value to an encoder which is not shown.
    ＡＤ変換回路１２は、入力されたアナログ信号を所定のビット数のデジタル値に変換して、図示しないエンコーダに出力する。 - 特許庁
  • These DFs are added to obtain a minimum error rate and averaged over all the number of bits received by the receiver.
    これらＤＦは、送信に対する最小誤り率を得るために加えられ、受信機によって受信された全ビット数にわたって平均化される。 - 特許庁
  • A fast-track to getting pre-release bits because you heard there is some cool new feature in there and you want to be the first on your block to have it.
    なにか新しくカッコイイモノがあると聞き、 自分の周囲では一番にそれを持ちたいがために、リリース前のコードの断片を追いかけること。 - FreeBSD
  • For the IEEE-754 standard 32-bit and 64-bit floating-point numbers the maximum value of the exponent is 128 (respectively, 1024), and the number of mantissa bits is 24 (respectively, 53). )
    IEEE-754 規格の 32 ビットと 64 ビットの浮動小数では、指数部の最大値はそれぞれ 128 と 1024 であり、仮数部のビット数はそれぞれ 24 と 53 である。 - JM
  • To provide a scalable quantum computer with several millions atoms practically considered as identical to one another aligned by order of light wavelength as quantum bits.
    光波長のオーダーで並んだ事実上同一と見なせる数百万個の原子を量子ビットとするスケーラブルな量子コンピュータを提供する。 - 特許庁
  • A demodulation unit 206 performs demodulation processing to the signal whose interference is reduced, and determines a coded bit LLR as the likelihood information of bits.
    復調部２０６は干渉が軽減された信号に対して復調処理を行い、ビットの尤度情報である符号化ビットＬＬＲを求める。 - 特許庁
  • Byte data in the unit of eight bits are used consistently, and byte data are stored in a data storage block 3 constituted of RAM.
    その後、この８ビット単位のバイトデータを一貫して用いられ、この各バイトデータがＲＡＭで構成されるデータ記憶ブロック３に記憶される。 - 特許庁
  • To improve operation efficiency by optimizing the number of bits for operating memory cells in a row en bloc in one memory cell row of a VG type memory cell array.
    ＶＧ型メモリセルアレイの１つのメモリセル行に対し、その行内一括して動作させるビット数を最適化して動作効率を高める。 - 特許庁
  • The network node includes a module for applying a plurality of k hash functions to each of the service provider identifiers, such that each of the hash functions, each time being applied to a certain service provider identifier, points to one bit to be set in a sequence of b bits.
    本ネットワークノードは、複数のｋ個のハッシュ関数を各サービスプロバイダ識別子に適用するためのモジュールを備える。 - 特許庁
  • A frame counter 22 repeats counting frames by using the number of prescribed bits configuring one frame for one period, and assigns a frame count to each frame.
    フレームカウンタ２２は１つのフレームを構成する所定のビット数を１周期として計数を繰り返し、各フレームにフレームカウンタ値を割り付ける。 - 特許庁
  • A keyword is extracted from an input speech, bits provided by object to be a subject are set, and a bit relating to affirmation/negation is set.
    入力音声からキーワードを抽出し、サブジェクトとなるオブジェクト毎に設けたビットをセットすると共に、肯定／否定に関するビットをセットする。 - 特許庁
  • To provide a transmitter capable of decreasing the number of control bits associated with paging and to provide a receiver and a paging information receiving method.
    ページングに関する制御ビット数を減少させることができる送信装置、受信装置およびページング情報受信方法を提供する。 - 特許庁
  • This TAKOYAKI is obtained by charging an ingredient 2 comprising a mixture of the bits of octopus, vegetables, mayonnaise, green laver, fish meal, etc., on the inside of an outer skin comprising wheat flour as a main raw component.
    小麦粉を主原料とするものより成る外皮１の内側に、たこ、野菜、マヨネーズ、青海苔、魚粉等を混合させた具２を入れる。 - 特許庁
  • In the case of converting an in-unit frame format 1 into an NNI frame format 5, bits of the frame are laid out as shown in Figures 3, 4 denoting the details of bit layout.
    装置内フレームフォーマット１をＮＮＩフレームフォーマット５に変換するに際して、各ビット詳細３，４に示す如きビット配置を行う。 - 特許庁
  • The first to eighth cutter bits 24-1 to 24-8 are arranged at the same pitch interval in the radial outside direction from the center of the cutter head 3.
    第１〜第８カッタビット２４−１〜２４−８は、カッタヘッド３の中心から、径外方向に沿って、同じピッチ間隔を隔てて設置されている。 - 特許庁
  • In terms of a color except a black color, nun-forming of a dot, types 1, 2 or types 3, 4 is assigned to two bits (four values), and then multi-gradation representation is performed.
    ブラック以外の色については、２ビット（４値）に対し、ドットの非形成、タイプ１、２又は３、４を割り当て、多階調表現を行う。 - 特許庁
  • A plurality of striped pattern light beams having the number of bits different from each other are projected on a subject from a projector 12, and reflection light is photographed by a camera 13.
    プロジェクター１２からビット数の異なる複数の縞パターン光を被写体に投影し、カメラ１３によりこれらの反射光を撮影する。 - 特許庁
  • A bit allocation part 6 does not calculate an acoustic sense masking amount having a high throughput when calculating the number of bits to be allocated to each sub-band.
    ビット割当部６は、各サブバンドに割当てるビット量を算出する際に処理量が多い聴覚マスキング量の算出を行なわない。 - 特許庁
  • A number of bits (n) of the sub A/D converter 9 and the D/A converter 10 in the 1st-3rd stages of the circuits 3-5 is set the same.
    １〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビット数ｎは同じに設定されている。 - 特許庁
  • To provide a digital watermark imbedding device by which watermark information can hardly be lost in the case of imbedding watermark information consisting of a plurality of bits to an image.
    複数ビットからなる透かし情報を埋め込む場合に透かし情報が失われにくい電子透かし埋め込み装置を提供する。 - 特許庁
  • A range obtained by connecting the bits set by the object is recognized and an input to the subject is recognized with the affirmation/negation bit.
    オブジェクト毎にセットされたビットを連結した範囲を対象と解釈し、肯定／否定のビットで対象に対する入力を解釈する。 - 特許庁
  • To efficiently encode multichannel data by adjusting the bits to be allocated to the channels when entropically coding the multichannel data.
    マルチチャンネルのデータをエントロピー符号化する際の各チャンネル間に割りたてるビットを調整してマルチチャンネルディジタルデータの符号化を高効率に達成する。 - 特許庁
  • A flag with a plurality of bits corresponding to the same function is recorded on the storage area 1a, and the flag is judged according to the AND of the flag.
    記憶領域１ａ上には同一の機能に対応した複数ビットのフラグが記録され、該フラグの論理積によりフラグの判定を行う。 - 特許庁
  • A logical address 90 has a row address part 91 and a column address part 92 of the upper side 90a and a bank bit part 93 of lower two bits.
    論理アドレス９０は、上位側９０ａの行アドレス部９１および列アドレス部９２と、下位２ビットのバンクビット部９３と、を有する。 - 特許庁
  • According to an adding instruction, an ALU 12 reads two pieces of data of 32 bits respectively from two registers in the register file 11 and adds them.
    ＡＬＵ１２は、加算命令に従って、レジスタファイル１１内の二つのレジスタからそれぞれ二つの３２ビットのデータを読み込んで加算を行う。 - 特許庁
  • The higher order bits of an address signal are decoded by a decoder 11 and a selection signal SEL0, etc., of a function module such as a ROM 2A is outputted.
    アドレス信号の上位ビットはデコーダ１１で解読され、ＲＯＭ２Ａ等の機能モジュールの選択信号ＳＥＬ０等が出力される。 - 特許庁
  • Further, PWM bits with LSB bit width are output from a display element PWM driving part 11 synchronously with the modulation period of light source light quantity.
    また表示素子ＰＷＭ駆動部１１からは光源光量変調期間に同期してＬＳＢビット幅のＰＷＭビットを出力する。 - 特許庁
  • A bit shift part 1 outputs a Huffman code data string 102 for sixteen bits from the head bit of the inputted Huffman code data string 101.
    ビットシフト部１は、入力されたハフマン符号データ列１０１の先頭ビットから１６ビット分のハフマン符号データ列１０２を出力する。 - 特許庁
  • The signal controller uses the data, having the second number of bits and making the plurality of grayscale voltages correspond to respective grayscale values of the pixel that the video signal represents.
    信号制御部は第２ビット数のデータを用い、映像信号の示す画素の各階調値に複数の階調電圧を対応させる。 - 特許庁
  • Upon a CAM query matches, reference parity bits stored at an address outputted by the CAM are outputted from the RAM.
    ＣＡＭ照会が整合すると、ＣＡＭによって出力されるアドレスに格納されている参照パリティビットが、ＲＡＭから出力される。 - 特許庁
  • When all the bits of the signal composition information are "0", it is specified by a standard that no information exists in the main body of the information.
    そして、この信号構成情報の各ビットが全て「０」の場合は、情報本体に情報が存在しないことが、規格で規定されている。 - 特許庁
  • Labelling of each area is arranged in this labelling of the multi-valued image 1804 and is finally outputted as a labelled image 1808 with 512×512×12 bits.
    このラベリングにおいて各領域のラベル付けを整理し、最終的に５１２×５１２×１２ビットのラベル画像１８０８として出力する。 - 特許庁
  • The 6th bit (Data 2) from the high-order of input data in 8 bits and the LSB (Data 0) can be replaced with each other to provide an output of data (Data 7, 6, 5, 4, 3', 2') with N (6) bit gradation.
    入力８bitの上位から６bit目（Data2)とＬＳＢ（Data0）との入替を可能とし、Ｎ（６）bit階調のデータ（Data7、6、5、4、3’、2’）を出力する。 - 特許庁
  • A steel pipe pile 10 is provided with a pair of bits 13A, 13B of plate shape projected downward from a lower end face 11a of a pipe body 11.
    鋼管杭１０には、管体１１の下端面１１ａから下方に突出する平板状の一対のビット１３Ａ，１３Ｂを設ける。 - 特許庁
  • A data part is provided in a specified part of the resin molding, and a plurality of micro-bits which are small protrusions, are formed at the data part.
    樹脂成形物の所定箇所には、データ部が設けられており、前記データ部には複数の小突起であるマイクロビットが形成されている。 - 特許庁
  • The communication apparatus is configured such that the encoder applies coding to a transmission signal into a bit signal wherein the number of bits '1s' reaches a constant number and transmits the result to the driver IC.
    エンコーダが送信信号を「１」のビット数が一定になったビット信号にコーディングしてからドライバＩＣに送る通信装置である。 - 特許庁
  • The correct orientation is determined by checking an input image after turning it 90 degrees to see which orientation embodies the highest number of effective bits.
    正しい配向は入力画像を90度分回転してどの配向が最多数の有効ビットを具現するか判定することにより判断される。 - 特許庁
  • The apparatus sets reverse link activity bits (RABs) as an emergency load-control mechanism for non-QoS flows and includes a transmitter which broadcasts the RABs.
    また、非ＱｏＳフローの緊急負荷制御機構として逆方向リンクアクティビティビット（ＲＡＢ）を設定、ブロードキャストする送信機を備える。 - 特許庁
  • The recording medium stores the channel data having the limited amount of bits on the limited area according to the above two dimensional layout.
    記憶媒体は、その有限領域には、そのように記録された有限ビット数のチャネルデータを、前記２次元的な配置に従って記憶している。 - 特許庁
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