「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 61 62 63 64 65 66 67 68 69 .... 123 124 次へ＞- To enhance a minimal resolution specified by the number of bits of digital control, in a volume control circuit using a digitally controllable attenuator circuit.
デジタル制御可能なアッテネータ回路を用いた音量調節回路において、デジタル制御のビット数に規定される最小分解能を改善すること。 - 特許庁 - The client device generates confidential information for a client, with which confidential values PW_i,a(i) corresponding to n input bits a(i) respectively are specified by only the client device.
クライアント装置は、n個の入力ビットa(i)にそれぞれ対応する秘匿値PW_i,a(i)をクライアント装置のみで特定するためのクライアント用秘匿情報を生成する。 - 特許庁 - The image processing unit adopting the error spread method is provided with a multi-value dither section 7 that reduces number of bits for calculation in an error feedback loop.
誤差拡散法を採用した画像処理装置において、多値ディザ部７を設けることで、誤差のフィードバックループにおける計算のビット数を削減する。 - 特許庁 - The coding parameter control circuit further outputs the number of bits allocated to a sub frame length and a multi-pulse signal to a multi-pulse generating parameter setting circuit 33.
さらに、符号化パラメータ制御回路はサブフレーム長及びマルチパルス信号へ配分されたビット数をマルチパルス生成パラメータ設定回路３３に出力する。 - 特許庁 - Exclusive OR operation is taken between the bits of the target content and the auxiliary content, and parity data is generated as a result of the exclusive OR operation.
対象コンテンツと補助コンテンツのビット間で排他的論理和演算が実行されて、排他的論理和演算の結果をパリティ・データとして生成される。 - 特許庁 - This shared error correction circuit (100) reduces the overhead of the memory by distributing the fixed number of ECC bits among two or more memory units (101) of a semiconductor memory.
共有誤り訂正回路(100)は、半導体メモリの2つ以上のメモリユニット(101)間に一定数のECCビットを分配することによりメモリのオーバーヘッドを低減する。 - 特許庁 - Further, external terminals to which the respective bits of the reflectors are connected are arranged on the substrate end sides of the reflectors and fuses are arranged each between the external terminals and a ground terminal.
また、リフレクタの基板端部側に当該リフレクタの各ビットを接続した外部端子を配設し、該外部端子とグランド端子間に個々にヒューズを配設する。 - 特許庁 - To obtain a Takoyaki (grilled dumplings with bits of octopus inside) containing jam such as of curry situated at the center without intermingling with the other material.
カレー等のアンコを入れたたこ焼きであって、このアンコがたこ焼きのネタに混ざり合うことなく中心部に位置させたアンコ入りたこ焼きの提供。 - 特許庁 - The differential current is obtained by measuring the difference between drive currents driving the two bus lines in a transmitter when the dominant bits are transmitted through the data bus.
この差動電流はデータバス上でドミナントビットを送信する時に２本のバスラインを駆動する駆動電流の差が送信機内で測定されるものである。 - 特許庁 - A preliminary coefficient D arithmetic section 56 supplies lower-order 4-bits of DR calculated by a DR arithmetic section 51 to an embedding arithmetic section 57 as a preliminary coefficient D.
予備係数D演算部５６は、DR演算部５１により演算されたDRの下位４ビットを予備係数Dとして埋込み演算部５７に供給する。 - 特許庁 - To improve signal amplitude characteristics and to increase the number of effective bits by reflecting a control signal used to control a signal amplitude on an output signal.
信号振幅の制御に用いられる制御信号を出力信号に反映させ、信号振幅特性の向上と有効ビット数の増大を図る。 - 特許庁 - To provide a display device enabling multi-gradation display by reducing a wiring area of display pixels to micronize the pixels, and making a holding circuit to be of multiple bits.
表示画素の配線面積を削減して画素の微細化、保持回路の多ビット化による多階調表示化を可能とした表示装置を提供する。 - 特許庁 - Upon CAM query matches, reference parity and mask bits stored in an address outputted by the CAM are outputted from the RAM.
ＣＡＭ照会が整合すると、ＣＡＭによって出力されるアドレスに格納されている参照パリティビットおよびマスクビットが、ＲＡＭから出力される。 - 特許庁 - To easily control data writing into a DSP even when DSPs which are different in the number of bits to write the data at a time are used simultaneously.
データを１度に書き込むビット数が異なるＤＳＰを同時に使用する場合でも、ＤＳＰに対するデータの書き込みを容易に制御できるようにする。 - 特許庁 - New quantization characteristics are set by utilizing the calculated target amount of bits and the quantization characteristics contained in the encoded streams STA and STB.
そしてこの演算した目標符号量と、符号化ストリームＳＴA，ＳＴBＳに含まれている量子化特性を利用して、新たな量子化特性を設定する。 - 特許庁 - To recognize a plurality of bits of high-speed optical signals in a lump with a simple construction and further to improve discrimination power of signals recognized in a lump.
簡単な構成で高速な光信号の複数ビットを一括して認識することができ、且つ一括認識する信号の識別能力向上を図る。 - 特許庁 - A preliminary coefficient A arithmetic section 58 supplies lower-order 4-bits of AVE calculated by an average value arithmetic section 52 to an embedding arithmetic section 59 as a preliminary coefficient A.
予備係数A演算部５８は、平均値演算部５２により演算されたAVEの下位４ビットを予備係数Aとして埋込み演算部５９に供給する。 - 特許庁 - In an area A11, black dots and white dots representing device identification information represented by 16-bits in addition to a second pattern sheet described later are formed.
領域Ａ１１には、後述する第２パターンシートと併せて、１６ビットで表された装置識別情報を表す黒ドット及び白ドットが形成される。 - 特許庁 - The shaping member 30 has shaping bits 33 having a diameter which is almost the same as the outer diameter of an excavating claw 23 of the bit member 20 for drilling the ground.
整形部材３０は、地盤を穿孔するビット２０における掘削爪２３の外径と略同一の径を有する整形ビット３３を備えている。 - 特許庁 - The maximum bit number i to be equal to or lower than the set max_diff(i) and the appearance rate is acquired from the histogram, so as to determine the bit number of (i) as the number of bits N to be deleted.
そして、設定したmax_diff(i)とその出現率以下で、最大となるｉをこのヒストグラムから求め、そのｉを削除するビット数Ｎとして決定する。 - 特許庁 - In semiconductor devices 500A-500D, the number of data bits is compressed inside, and a test result is outputted to data input/output terminals DQ [0:3] to the number of m (m=4).
半導体装置５００Ａ〜５００Ｄは、データビット数を内部で圧縮し、テスト結果をｍ個（ｍ＝４）のデータ入出力端子ＤＱ［０：３］に出力する。 - 特許庁 - The correlation detection circuit 33 determines the correlation values between code strings and a word string having words each including multiple bits, output from the analog to digital conversion circuit 32.
相関検出回路３３は、アナログ・デジタル変換回路３２から出力された、各ワードが複数ビットから成るワード列と符号列との相関値を求める。 - 特許庁 - To provide a digital watermark embedding device effectively detecting a tampering and reducing the number of embedded bits as the digital watermark.
効果的に改ざんを検出することができ、かつ、電子透かしとしての埋め込みビット数を小さくすることのできる電子透かし埋め込み装置を得る。 - 特許庁 - To provide moving picture encoding and decoding methods and devices, which can reduce the amount of bits necessary for switching between an irreversible mode and a reversible mode.
非可逆モードと可逆モードとの間の切り替えに要するビット量を減らすことができる動画像符号化/復号化方法及び装置を提供する。 - 特許庁 - To convert a nonlinear analog signal of a thermistor to an 8-bit digital signal with accuracy in a spacecraft wherein data size is limited to 8-bits.
データサイズが８ビットに制限される宇宙機において、サーミスタの非線形アナログ信号を精度良く８ビットのデジタル信号に変換することを目的とする。 - 特許庁 - The single symbol structure for transmitting the network IDs is independent of the number of network ID bits and minimizes frequency offset and Doppler effects.
ネットワークＩＤを伝送するための単一シンボル構造はネットワークＩＤビットの数に無関係であり、周波数オフセット及びドップラー効果を最小にする。 - 特許庁 - The counter performs a countup when the carry signal is activated, and outputs a count value of N bits as an upper digit of a cumulative addition result.
カウンタは、桁上げ信号が活性化されているときにカウントアップを行い、Ｎビットのカウント値を累積加算結果の上位桁として出力する。 - 特許庁 - An update page detection part 141 specifies the updated page of the application data, and sets bits corresponding to the updated page in an updated page table 143.
更新ページ検出部１４１はアプリケーションデータの更新ページを特定し、更新ページテーブル１４３内の更新ページに対応するビットを設定する。 - 特許庁 - Whether all of 8 bits are in the high level (inputted signal ON) or not is judged (S601) on the addresses 8004-8007 set as inputted addresses.
入力番地として設定されている８００４〜８００７番地について、８ビットすべてがハイレベル（入力信号オン）か否かを判断する（Ｓ６０１）。 - 特許庁 - When the ECC function is checked, pseudo-errors are generated by a data inversion circuit which inverses the prescribed bits of data read from the storage device.
ＥＣＣ機能を確認する際には、記憶装置からの読み出しデータの所定ビットを反転するデータ反転回路により擬似的なエラーが生じる。 - 特許庁 - A monitor circuit (130) compares the output of the monitor RAM (120) with bits of the present value in the position of the second set (230, 240, 250, and 260) to generate a result.
モニタ回路（１３０）はモニタＲＡＭ（１２０）の出力を第２セットの位置における現在値のビットと比較して（２３０，２４０，２５０，２６０）結果を発生する。 - 特許庁 - For lot numbers 8004-8007 set as input lot numbers, whether all 8 bits are at a high level (input signal ON) or not is determined (S601).
入力番地として設定されている８００４〜８００７番地について、８ビットすべてがハイレベル（入力信号オン）か否かを判断する（Ｓ６０１）。 - 特許庁 - A reference value table 11 stores a reference value P0 of a unit parallelopiped and outputs a reference value corresponding to the high-order bits of input parameters.
基準値テーブル１１は、単位直方体の基準値Ｐ０を格納しており、入力パラメータの上位ビットに対応する基準値を出力する。 - 特許庁 - Further, the decimal (m-n) bits are cut off from the input data, and the acquired carry up amount is added to the least significant bit after the emission of decimal part.
さらに入力データから小数部（ｍ−ｎ）ビットについて切り捨てを行い、切り捨て後の最下位ビットに取得した繰り上がり量を加算する。 - 特許庁 - To reduce a delay in a word recognizer circuit to prevent an error in recognition of a word due to a differential delay during a substantially simultaneous change in a plurality of bits of a data bus.
ワード・レコグナイザ回路内の遅延を減らして、データ・バスの複数ビットがほぼ同時に変化した際の遅延差によるワードの認識の誤りを防ぐ。 - 特許庁 - To optimize color image data by converting color image data into image data with the number of bits corresponding to the type of the image regarding an image processor.
本発明は、画像処理装置に関し、カラーイメージデータを画像の種別に応じたビット数のイメージデータに変換して最適化処理を行うことを目的とする。 - 特許庁 - A plurality of groups of bits obtained from each row 12 are allocated to different code words 204, and the order of allocation can be rotated.
各行12から取得される複数組のビットは異なるコードワード204に割り当てられ（図5参照）、その割り当て順は循環させることが可能である（図6参照）。 - 特許庁 - When a determination result obtained by the determination circuit (100) is not smaller than 2 bits, the content of the read page is error corrected and written into a page in the spare area (1s).
判定回路（１００）による判定結果が２ビット以上の場合に、読み出したページの内容を誤り訂正し、スペア領域（１ｓ）内のページに書き込む - 特許庁 - In either mode of high speed or low speed, 32-bits data from each of two memory arrays are pre-fetched into respective sets of 32 flip-flops 120.
高速または低速のいずれのモードにおいても、２つのメモリアレイ各々からの３２ビットのデータは各組の３２個のフリップフロップ１２０中にプリフェッチされる。 - 特許庁 - The table describing candidates for values of (i) satisfying y g^-i=G^i is created when defining (a) bit string of lower rank 2 bits of y g^-1 as (a), and using (a) as an address.
ｙ・ｇ^−ｉの下位２ビットのビット列をａとし、ａをアドレスとして ｙ・ｇ^−ｉ＝Ｇ^ｉ を充たすｉの値の候補を記述したテーブルを作成する。 - 特許庁 - A plurality of memory blocks are arranged collecting geometrically corresponding to the plurality of bits, and a memory cell of the plurality of memory blocks is selected by an address selecting circuit.
上記複数ビットに対応して幾何学的に纏めて複数メモリブロックを配置し、アドレス選択回路により上記複数メモリブロックのメモリセルを選択する。 - 特許庁 - The first to eighth cutter bits 24-1 to 24-8 are arranged in order at the same pitch interval P1 along the shaft directional rear side of a boring machine body.
第１〜第８カッタビット２４−１〜２４−８は、掘進機本体の軸方向の後部側に沿って、同じピッチ間隔P１を隔てて、順に設置されている。 - 特許庁 - Thereby, new information is added not affecting the information output by the decoder to the filler bits, having no meaning as information until now.
これより、これまで情報として意味を持たなかった埋め草ビットに対して、復号器が出力する情報に影響しない、新たな情報が付加される。 - 特許庁 - To provide an excavation tool capable of excavating an excavated hole with a different diameter without preparing any kind of tool in the excavation tool equipped with cutting bits 3.
切削式ビット３を備えた掘削工具において、複数種の工具を用意せずとも径の異なる削孔の掘削が可能な掘削工具を提供する。 - 特許庁 - To maintain transmission quality high by taking high-order and low- order bits of data into account so as to minimize the loss of the data even on the occurrence of an error in the data on a transmission line.
データの上位下位を勘案し、伝送路上でデータに誤りを生じてもデータの損失を最小限に抑え、伝送品質を高く維持する。 - 特許庁 - To provide a sensor apparatus capable of obtaining a digital value of a signal component with high accuracy, by using an A/D conversion circuit the number of bits of an output digital value is small.
出力デジタル値のビット数が少ないＡ／Ｄ変換回路を用いて高精度で信号成分のデジタル値を得ることができるセンサ装置を提供する。 - 特許庁 - A radiation control part 21 observes the characteristic or the like excluding contents of the switching control packet and specifies one or more of bits as antenna control information.
放射制御部２１は、切替制御パケットの内容以外の特徴等を観測して、アンテナ制御情報として、一つ又は複数のビットを特定する。 - 特許庁 - Binary information, corresponding to "0" and "1", is written in the memory bit 24, and an optical signal (information) is transmitted when the memory bits 24 are irradiated with the laser beam.
メモリビット２４には、「０」と「１」に相当する２値情報が書き込まれており、メモリビット２４にレーザー光を照射すると光信号（情報）を発信する - 特許庁 - To provide a system and method for reproducing information which can simultaneously reproduce information including a plurality of bits by one light radiation and detection.
複数ビットで構成される情報を１度の光照射、光検出で同時に再生することが可能な情報再生装置及び方法を提供する。 - 特許庁 - In the information received by intermittent reception during waiting time in the PDC system, signal composition information of 8 bits is added to a main body of the information.
ＰＤＣ方式において、待ち受け時の間欠受信で受信される情報は、８ビットの信号構成情報が情報本体に対して付加されている。 - 特許庁
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