「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 51 52 53 54 55 56 57 58 59 .... 123 124 次へ＞- The arrangement of '1' continuing four times keeping the state of no restriction before and after is made on only four position in one 20 bits coded word.
前もしくは後に制約のないまま４回連続する“1"が配置されるのは、一つの20ビット符号語において、４個所だけとする。 - 特許庁 - In a reception data control unit 20, on the other hand, final N-bit data transmitted by M times of transmission are received as transmission data of N bits.
一方、受信データ制御部２０では、Ｍ回に分けて送信された最後のＮビットデータをＮビットの送信データとして受信する。 - 特許庁 - To provide an A/D converting circuit for suppressing an increase in circuit scale with respect to an increase in the number of bits, and preventing deterioration of precision.
ビット数の増加に対する回路規模の増加と精度の低下を抑えることのできるＡ／Ｄ変換回路を提供すること。 - 特許庁 - The radio communication system transmits an encoded bit (Yt) and an interleaved encoded bit (Xt) by separately modulating the bits (Yt) and (Xt).
無線通信システムにおいて、符号化ビット（Ｙ_ｔ）と符号化ビットのインターリーブされたもの（Ｘ_ｔ）を別々に変調して送信する。 - 特許庁 - An extraction means 13 extracts the embedded auxiliary information from a part of bits of each sample in the same way as that of the embedding means 12.
抽出手段１３が、埋込手段１２と同様にして、各サンプルの一部のビットから、埋め込まれた補助情報を抽出する。 - 特許庁 - The sliding-resistant characteristics and the corrosion resistance are excellent even under the condition of the high surface recording density of at least 600 giga bits/square inch.
６００ギガビット／平方インチ以上の高い面記録密度の条件においても、耐摺動特性や耐食性が良好となる。 - 特許庁 - These selected ordered 2k-many entries are a shortened cyclic reduced Gray code in n-many bits.
これらの選択された２ｋ個の順序付き項目は短縮されるが、それにもかかわらず、ビット数がｎの巡回（簡約）グレイ・コードである。 - 特許庁 - It is indicated that the number of bits to be referred to is two in a received network address by '00010' of the size storage area.
サイズ格納領域の“０００１０”は、受け取ったネットワーク・アドレスの中で参照すべきビットの数が２つであることを示している。 - 特許庁 - Further, it may be possible to specify protocols by the cache lines of the cache memories 3 by providing bits P specifying protocols for the cache lines.
また、キャッシュメモリ３の各キャッシュラインにプロトコルを指定するビットＰを設け、キャッシュライン毎にプロトコルを指定できるようにしてもよい。 - 特許庁 - One of AND gates 23 to 26 is selected with the data DS and lower two bits of a CPU address, and the output turns to 1.
このデータＤＳおよびＣＰＵアドレスの下位２ビットによってアンドゲート２３〜２６の内の１つが選択され、その出力が”１”となる。 - 特許庁 - A password code decision means 5 decides the finger placing and leaving as a password code composed of a combination of bits '1' and '0'.
暗証番号判定手段５は、この指置き及び指離しを「１」「０」ビットの組合せで構成された暗証番号として判定する。 - 特許庁 - For achieving this, termination information of the information bits is added to information to be coded, and a redundant information bit is added succeeding the terminal information.
このため、符号化する情報に情報ビットの終端情報を付加して、それに続けて冗長な情報ビットを付加する。 - 特許庁 - Accordingly, when eight bits are all at high level, invasion of some noise (the occurrence of fraudulentness using radio) may be considered.
したがって、８ビットすべてがハイレベルということは、何らかのノイズが侵入した（電波による不正行為が行われた）とみなしてよい。 - 特許庁 - Then, the geometry of each sub-set is decided, and power adjustment (the difference of power for bits) is calculated for each sub-set by using the geometry.
次に、各サブセットのジオメトリを決定し、パワー調整（ビットあたりのパワーの差分）を、ジオメトリを使用して各サブセットごとに計算する。 - 特許庁 - When the detected number of quantized bits of the coefficient is zero, a butterfly operation unit 31 performs butterfly operation as to the coefficient.
そして、検出した係数の量子化ビット数が零の場合、前記係数についてバタフライ演算部３１によりバタフライ演算を行う。 - 特許庁 - The array state of the 32-bit words is determined by the two least significant bits(LSBs) of the pointer address for the grouped words.
前記３２ビットワードの配列状態は、前記グループ化ワードのポインタアドレスの２ビットの最下位有効ビット（ＬＳＢ）によって決定できる。 - 特許庁 - A write of the data of i-bits or less makes a threshold voltage lower than an original threshold voltage (an actual threshold voltage when the data of i-bit is stored).
このｉビット以下のデータの書き込みは、本来の閾値電圧（ｉビットのデータを記憶する際の実際の閾値電圧）より低くする。 - 特許庁 - The number of input/output data bits in the trace mode of this built-in trace memory is set to be the natural number times of the bit width of an internal data bus 25.
この内蔵トレースメモリのトレースモード時の入出力データビット数を内部データバス（２５）のビット幅の自然数倍に設定する。 - 特許庁 - Alternatively, when the EGPRS-2 mode competes therewith, three or more PAN bits can be used for time-based FANR.
あるいは、ＥＧＰＲＳ−２モードが競合した場合、３つ以上のＰＡＮビットを、時間ベースのＦＡＮＲに対して使用することができる。 - 特許庁 - Accordingly all 8 bits are in the high level can be regarded as some noise invaded (an unfair act by electric waves was carried out).
したがって、８ビットすべてがハイレベルということは、何らかのノイズが侵入した（電波による不正行為が行われた）とみなしてよい。 - 特許庁 - An A/D converter 12 generates parallel digital data by encoding an analog signal inputted to an input terminal 11b into n bits.
Ａ／Ｄ変換部１２は、入力端子１１ｂに入力されるアナログ信号をｎビットに符号化してパラレルディジタルデータを生成する。 - 特許庁 - A capacitor array 1 comprises 6 stages of capacitors 1_1-1_6, that is number of (digital output bits) and a coupling capacitor 2 comprises five capacitors 2_1-2_5.
容量列１は１_1 〜１_6 の６段、つまり（ディジタル出力ビット数）／２の個数で、結合容量２は２_1 〜２_5 の５つで構成される。 - 特許庁 - An argument in 4-bits denoting the transparency by each character or each pixel configuring the OSD information is set to an argument memory area 28B.
ＯＳＤ情報を構成する文字毎又は画素毎の透明度を示す４ビットの引数を、引数メモリ領域２８Ｂに設定する。 - 特許庁 - In accordance with the higher-order bits of these addresses, readout data to be outputted to each port is selected from the pieces of readout data in the plurality of local memories.
このアドレスの上位ビットに応じて、複数のローカルメモリの読み出しデータから、各ポートへ出力する読み出しデータが選択される。 - 特許庁 - Each of the plurality of sub-overlay networks is allocated a sub-overlay network ID whose number of bits corresponds to the hierarchical level of the network.
複数のサブオーバーレイネットワークの各々には、そのネットワークの階層レベルに対応するビット数のサブオーバーレイネットワークＩＤが割り当てられる。 - 特許庁 - An encoding table (18) converts a difference value from the subtractor (16) to a code becoming a binary value "1" as the difference value approaches 0 and small in the number of bits.
符号化テーブル（１８）は、減算器（１６）からの差分値を、０に近いほど２進値”１”となるビット数が少ない符号に変換する。 - 特許庁 - Variables G' for output algorithm storage and a variable name storage array V wherein variables of which the number is (the number of queue bits)+1 are stored are initialized.
まず、出力アルゴリズム記憶用の変数Ｇ’と、キュービット数＋１個の変数を記憶する変数名記憶配列Ｖを初期化する。 - 特許庁 - A batch transfer to the memory half area is performed twice, whereby all the bits of the memory can be referred to from the external master devices.
２回のメモリ半領域への一括転送を行なうことにより、外部マスターデバイスからもメモリの全ビットを参照することができる。 - 特許庁 - A D/A converting part 16 converts the intermediate digital signal DT21 into an intermediate analog signal DT22 of a range corresponding to (m) bits.
Ｄ／Ａ変換部１６は、中間デジタル信号ＤＴ２１をｍビット相当のレンジの中間アナログ信号ＤＴ２２に変換する。 - 特許庁 - A comparator 54 compares 3 bits data CLKREG[2:0] outputted from a register 28 with a fixed value, an output CGEN becomes zero during the CLKREG is equal to or lower than the fixed value.
比較器54はレジスタ28から出力される３ビットのデータCLKREG[2:0]を固定値と比較し、出力CGENはCLKREGが固定値以下の間0となる。 - 特許庁 - A shift quantity and a shift direction of the inter-ALU communication circuit are set by data bits E0-E3 stored in a shift data register 70.
ＡＬＵ間通信回路の移動量および移動方向を、移動データレジスタ（７０）に格納されるデータビット（Ｅ０−Ｅ３）で設定する。 - 特許庁 - The final error divider 2 divides the error component E of (m-n) bits into a plurality of intrafield errors and a plurality of interfield errors.
最終誤差分割器２は、（ｍ−ｎ）ビットの誤差成分Ｅを、複数のフィールド間誤差と複数のフィールド内誤差とに分割する。 - 特許庁 - In the JPEG2000, coefficient data after wavelet transform is divided into code blocks, and bits in each block are encoded by three paths.
ＪＰＥＧ２０００ではウェーブレット変換後の係数データをコードブロックに分割し、各ブロック内のビットを３つのパスにより符号化している。 - 特許庁 - The method (200) comprises a step (202) of receiving a modulated bit stream including a plurality of bits including bit states of 1 and 0.
方法（２００）は、１及び０のビット状態を含む複数のビットを含む変調ビットストリームを受け取るステップ（２０２）を含んでいる。 - 特許庁 - To secure a wide dynamic range while reducing the number of bits allocated to each pixel, and to prevent that Mach bands are perceived.
１画素当たりに割り当てられるビット数を低減しつつ、広いダイナミックレンジを確保するとともに、マッハバンドが知覚されないようにする。 - 特許庁 - The sampling part samples the output signal to be oscillated in synchronization with a second control clock signal and provides the output signal with random bits.
前記サンプリング部は、第２制御クロック信号に同期して前記発振する出力信号をサンプリングしてランダムビットで提供する。 - 特許庁 - The rewritable area is configured such that the N bits constituting the access unit include both the actual data and the error detection code.
書き換え可能領域は、アクセス単位を構成するＮビットが実データと誤り検出符号の両方を含むように構成されている。 - 特許庁 - The amount of data to be multiplexed is managed by the number of bits to be multiplexed or a bit rate at the position where an interface signal of an IP exclusive line is multiplexed.
多重化されるデータ量はIP専用線のインターフェース信号に多重化される位置のビット数やビットレート等で管理される。 - 特許庁 - A biphase demodulator 105 demodulates data subjected to biphase mark modulation and expressed in 2 bits into 1-bit audio data and stores the audio data to a memory 107.
続くバイフェーズマーク変調され２ビットで表現されたデータを１ビットの音声データに復調してメモリ１０７に格納する。 - 特許庁 - The segments are then assembled into blocks and a forward error correction algorithm is applied to the block to generate redundancy bits.
次に各セグメントはブロックに組み立てられ、順方向誤り訂正アルゴリズムがそのブロックに適用されて冗長ビットが生成される。 - 特許庁 - Shift registers having D flip-flops 1, 2, 3, 4 to 7 and 8 to 15 connected in cascade are provided for respective bits D0 to D3 of a binary code.
バイナリコードのビットＤ０〜Ｄ３毎に、Ｄフリップフロップ１、２，３、４〜７、８〜１５をそれぞれ縦続接続したシフトレジスタを設ける。 - 特許庁 - A first stage D/A converter 1 generates reference voltages VH, VL from digital data of high-order m bits by using the reference voltages VH, VL.
初段Ｄ／Ａコンバータ１は基準電圧ＶＨ・ＶＬを用いて上位ｍビットのデジタルデータから基準電圧Ｖ_H ・Ｖ_L を生成する。 - 特許庁 - An interface controller (7) compounds the information of plural bits and sending data, ciphers them, and supplies them to the outside interface circuit.
インタフェースコントローラ（７）は、前記複数ビットの情報と送信データとを合成し且つ暗号化して前記外部インタフェース回路に供給する。 - 特許庁 - Keeping a number of bits before and after the color transformation processing at 8 bit excludes effect to other processing sections and prevents increase of the circuit size.
色変換処理の前後のビット数を８ｂｉｔに保つことで、他の処理部への影響を排除し、回路規模の増加を防ぐ。 - 特許庁 - To appropriately test an electronic device in an environment in which skews exceeding a cycle period can appear among bits of multi-bit data.
多ビットデータのビット間にサイクル周期を超えるスキューが生じ得る環境において、電子デバイスを適切に試験することができる。 - 特許庁 - Bits of the higher dimensional torus knot code configure serial blocks and the higher dimensional torus knot code maintains independence of the errors in each bit.
高次元トーラス結び目符号では、各ビットがシリアルなブロックを構成しており、かつ各ビットの誤りの独立性が保たれている。 - 特許庁 - To provide a symbol clock synchronizing method for synchronizing the clock of a receiving signal efficiently with a small number of bits for detecting symbol timing.
シンボルタイミング検出の為に少ないビット数で効率良く、受信信号のクロック同期を取るシンボルクロック同期方法を提供する。 - 特許庁 - To provide optical time division multiplex transmission equipment by which a carrier phase difference between adjacent signal bits is detected accurately.
隣接する信号ビット間の搬送波位相差を精度良く検出することができる光時分割多重送信装置を提供する。 - 特許庁 - An integrated circuit device 100 with an input for receiving an initial data argument D[31:0] having a plurality of bits is obtained.
複数のビットを有する初期のデータ引数Ｄ［３１：０］を受け取るための入力を備えた集積回路デバイス１００が得られる。 - 特許庁 - To provide a waveform-measuring device capable of increasing the number of gradations, even for a liquid crystal monitor having few input bits.
入力ビット数の少ない液晶モニタであっても、階調数を増加することができる波形測定装置を実現することにある。 - 特許庁
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