「buffer memory」を含む例文一覧(3204)
＜前へ 1 2 .... 39 40 41 42 43 44 45 46 47 .... 64 65 次へ＞- A residual monitor section 6 is provided to the buffer memory 2 and a frequency control section 7 for setting the frequency of the clock signal generated by the PLL circuit 5 is connected to the residual capacity monitor section 6.
バッファメモリ２に残量監視部６を設け、この残量監視部６に前記ＰＬＬ回路５で生成するクロック信号の周波数を設定する周波数制御部７を接続する。 - 特許庁 - A code column formation part 107 outputs the identification information stored in the buffer memory 108 with the encoded data acquired by the encoding part 106 as the encoded data of the block under consideration.
符号列形成部１０７は、バッファメモリ１０８に格納された識別情報と、符号化部１０６より得られた符号化データとを、着目ブロックの符号化データとして出力する。 - 特許庁 - An electronic still camera is provided with a CMOS imaging board, and the CMOS image sensor of the CMOS imaging board images an object to obtain image data of an image and to write the data to a buffer memory.
電子スチルカメラはＣＭＯＳ撮像板を備え、このＣＭＯＳ撮像板のＣＭＯＳイメージセンサによって被写体を撮像し、画像の画像データを得、バッファメモリに書き込む。 - 特許庁 - To solve the problem with a microprocessor with a cache memory that makes branch predictions wherein the mounting of a high-capacity branch target buffer for a processor of a multistaged pipeline structure to efficiently execute branch instructions will result in an increase in a circuit scale.
多段化したパイプライン構造のプロセッサが分岐命令を効率良く実行するために大容量の分岐ターゲットバッファを実装すると、回路規模が増大してしまう。 - 特許庁 - To solve the problem that a wrong image is drawn when deflection discharging of a discharge pattern is carried out because the discharge pattern written in a buffer memory is formed without a discharge direction deflection taken into account.
バッファメモリに書き込まれている吐出パターンは、吐出方向の偏向を考慮せず生成されているため、吐出パターンを偏向吐出すると誤った画像が描画される。 - 特許庁 - To provide a semiconductor memory device which has such constitution that a SRAM is interchangeable with an interface using a DRAM core and which has no buffer for adjusting write timing.
本発明は、ＤＲＡＭコアを用いてＳＲＡＭとインターフェースが互換の構成であり、書き込みタイミング調整用のバッファを持たない半導体記憶装置を提供することを目的とする。 - 特許庁 - The CPU 2, both flash memories 3 and 4, the buffer memory 5, both memories 6 and 7 for logical/physical address conversion and the ECC circuit 8 are connected to one another through a system bus 11.
ＣＰＵ２と、両フラッシュメモリ３、４と、バッファメモリ５と、両論理／物理アドレス変換用メモリ６、７と、ＥＣＣ回路８とは、システムバス１１を介して互いに接続されている。 - 特許庁 - A boundary correction unit 4B adds gap data corresponding to a gap size δ to data in a buffer memory 4A so that the boundary of the track 5 and boundary of the block 6 inside the storage device 2 match.
バウンダリ補正部４Ｂは、トラック５の境界と記憶デバイス２内のブロック６の境界とが一致するように、ギャップサイズδに対応するギャップデータをバッファメモリ４Ａ上のデータに付加する。 - 特許庁 - The asynchronous VCR device 1 confirms the transmission state of the network 10 and adjusts the sending-out rate, and carries on or temporarily stops sending-out processing according to the storage state of the buffer memory.
非同期式ＶＴＲ装置１はネットワーク１０の伝送状態を確認して送出レートを調整し、またバッファメモリの蓄積状態に応じて送出処理を続行／一時停止する。 - 特許庁 - Furthermore, providing a buffer memory 20 between the first circuit block B1 and the second circuit block B2 synchronizes lines so as to exchange image data in an excellent way.
さらに、第一の回路ブロックＢ１と第二の回路ブロックＢ２との間にバッファメモリ２０を設けることにより、ラインの同期化を図り、画像データの受け渡しを良好に行うことができる。 - 特許庁 - To provide an image forming apparatus capable of preventing print processing from being interrupted due to the occurrence of fragmentation while limiting a buffer memory capacity to an essential minimum capacity.
バッファメモリ容量を必要最小限の容量としながらフラグメンテーションの発生により印刷処理が中断されることを防止することを可能とする画像形成装置を提供する。 - 特許庁 - A CPU 25 in a voice packet processing unit 4 stores a voice packet from a network 5 into a buffer 22, calculates a transmission delay time for each packet and sores the result into a memory 26.
音声パケット化装置４内のＣＰＵ２５はネットワーク５からの音声パケットをバッファ２２に格納し、各パケット毎の伝送遅延時間を算出して結果をメモリ２６に格納する。 - 特許庁 - An optical pickup 52 reads recording data of a DVD disk 1, a MODEM section 54 demodulates the data and the demodulated data are fed to a buffer memory 57 via a data processing section 55 and an interface 56.
ＤＶＤディスク１の記録データは光ピックアップ５２により読み出され、変復調部５４にて復調され、データ処理部５５、インターフェース５６を経由してバッファメモリ５７に蓄積される。 - 特許庁 - After a second release operation, the imaging apparatus captures an image for a positive maximum wait time and stores an image acquired by the capturing to the buffer memory 19 together with other blur amount data.
２ｎｄレリーズ操作後、プラスの最大待ち時間の間キャプチャ動作を行い、このキャプチャ動作によって取得された画像をブレ量データとともにバッファメモリ１９に記憶させる。 - 特許庁 - When the image data is written into the buffer memory 56, the image data is treated based on treatment data stored in an LUT 73, thereby performing the printing with the image processing.
バッファメモリ５６に画像データを書き込むときに、ＬＵＴ７３に格納された調整データに基づいて画像データに調整を施し、画像処理を加えたプリントを作成することができる。 - 特許庁 - A multiport switch 1-10 stores a data frame entered from each port P1, P2, Pn in a common buffer memory 1-14, and then exports the data frame to the port of a counter station as a distribution destination.
マルチポートスイッチ１−１０は、各ポートＰ１，Ｐ２，Ｐｎから入力されるデータフレームを共通バッファメモリ１−１４に蓄積した後、配送先の対向ステーションへのポートへ送出する。 - 特許庁 - In an image processor, an image buffer of other than a layer where drawing is being performed is written in a storage device as a secondary storage device, and a main memory as a primary storage device is released.
本発明の画像処理装置では、描画処理が行われているレイヤ以外のイメージバッファを二次記憶装置であるストレージデバイスに書き込み、一次記憶装置である主メモリを開放する。 - 特許庁 - Then image data in the zoom continuous shooting frame 20a and image data in the zoom continuous shooting frame 20b are generated from the obtained image data through trimming processing and stored in the buffer memory.
そして、該得られた画像データからトリミング処理によりズーム連写枠２０ａ内の画像データと、ズーム連写枠２０ｂ内の画像データを生成してバッファメモリに記憶させる。 - 特許庁 - The controller (116) receives data stored in a buffer memory (302), specifies a basic element address (308) in a heater array from that data, and determines the jet pulse rate of a heater element (117) in the heater array.
コントローラ(116)は、バッファメモリ(302)に格納されているデータを受け取り、該データからヒータアレイにおける基本要素アドレス(308)を特定し、及び該ヒータアレイ内のヒータ要素(117)の発射パルスレートを決定する。 - 特許庁 - The line buffer 12 has a capacity capable of storing 8 lines or more of print page data in the page memory 5 and can read out data at a rate of 8 bit/clk even for a discontinuous address.
ラインバッファ１２としては、ページメモリ５の印刷ページデータを８ライン分以上格納できる容量を持ち、非連続アドレスに対しても８bit／clkの読み出しを可能とするものを使用する。 - 特許庁 - To reduce the capacity of a buffer memory that each processing circuit is equipped with and to suppress rise in operating clock frequency when the processing circuits request the right to use a bus asynchronously.
複数の処理回路が非同期でバス使用権を要求する場合に、各処理回路に備えられるバッファメモリの容量を低減し且つ動作クロック周波数の上昇を抑制する。 - 特許庁 - The data stored in the buffer 3ca are write-transferred to a designated data storage area inside the data processing part 2 via the bus 1 by DMA by the memory control part 3c.
そして、メモリ制御部３ｃにより、バッファ３ｃａに格納されたデータが、バス１を介してデータ処理部２内の指定されたデータ記憶領域にＤＭＡによりライト転送される。 - 特許庁 - The selector 22 supplies image data stored in the buffer memory 21 indicated by the output select signal to a record control section 18 through DSPs 23 and 24 and the image data is recorded in a recording section 19.
セレクタ２２は、DSP２３と２４を介して、出力選択信号が表すバッファメモリ２１に記憶されている画像データを記録制御部１８に供給し、記録部１９に記録させる。 - 特許庁 - When a power supply voltage is not less than the operation guarantee power supply voltage, the current buffer circuit 11 supplies a power supply voltage to the memory circuit 3 synchronously with the release of the reset of the microprocessor 2.
電源電圧が動作保証電源電圧以上のとき、電流バッファ回路１１は、マイクロプロセッサ２のリセットを解除するのに同期して、メモリ回路３に電源電圧を供給する。 - 特許庁 - Then, the control section 10 acquires the map data of the periphery of the computed routes via the Internet using wire or wireless communications and stores them in a map buffer 18 of a memory section 15.
そして、制御部１０は、それら算出した経路周辺の地図データを、無線通信若しくは有線を通じて、インターネット経由で取得し、メモリ部１５の地図バッファ１８に記憶させる。 - 特許庁 - To provide a program code compression method and the like to realize a program execution device and the like reducing the memory capacity of a buffer while preventing reduction in an execution processing speed.
実行処理速度の低減を防ぎながら、バッファの記憶容量を低減することができるプログラム実行装置等を実現するためのプログラムコード圧縮方法等を実現する。 - 特許庁 - When a playback operation is performed by a user, an imaging unit 103 starts capturing images, and video data based on image data obtained by capturing images is stored in a buffer of a memory unit 104.
ユーザにより動画再生操作が行われると、撮像部１０３は撮像を開始し、撮像で得られた画像データに基づく動画データが記憶部１０４のバッファに蓄積される。 - 特許庁 - The video server 10 is provided with a video RAID controller 30 which is constituted of a stream control part 31, a SCSI interface part 32, a video input/output part 33, a buffer memory part 34 and a parity arithmetic part 35.
ビデオサーバ10に、ストリーム制御部31、ＳＣＳＩインタフェース部32、映像入出力部33、バッファメモリ部34、パリティ演算部35より構成される映像ＲＡＩＤコントローラ30を設ける。 - 特許庁 - A speed computation processing part 9 determines the speed of the motor, on the basis of a time difference between the pulse generation time (Ta') stored in the buffer memory processing part and the pulse generation time (Ta) detected this time.
速度演算処理部９はバッファメモリ処理部に保存するパルス発生時刻（Ｔａ’）と今回検出したパルス発生時刻（Ｔａ）との時間差からモータの速度を求める。 - 特許庁 - This semiconductor memory is provided with a write amplifier controlling part 14 and an I/O data buffer/register 22 corresponding to the both data transfer systems of a DDR(double data rate) system and an SDR system as data transferring means.
ＤＤＲ方式とＳＤＲ方式の双方のデータ転送方式に対応したライトアンプ制御部１４とＩ／Ｏデータバッファ／レジスタ２２とをデータ転送手段として有する。 - 特許庁 - Upon receipt of the write command from an external host device, a system controller 32 stores, in the buffer memory 38, write data attached to the write command and after storing the write data, supplies the write data to an optical pickup 16.
外部のホスト装置からライトコマンドを受信した場合、システムコントローラ３２は付随するライトデータをバッファメモリ３８に格納した後に光ピックアップ１６にライトデータを供給する。 - 特許庁 - The image processed before the recording start incentive takes place is recorded in a buffer memory or a recording medium as temporary recording data, which are used for recording or reproduction of information after a main recording start time.
記録開始誘因事象前に処理された画像は、仮記録としてバッファメモリや記録媒体に記録され、本記録開始時刻以降の情報の記録または再生に利用される。 - 特許庁 - To provide a computer system having a PCMCIA slot in which a display failure does not occur even though a part of a work memory is used as a frame buffer and which is made low-cost.
ＰＣＭＣＩＡスロットを有するコンピュータ装置において、ワークメモリの一部をフレームバッファとして使用しても表示不良が発生せず、低コスト化が可能なコンピュータ装置を提供する。 - 特許庁 - To reduce a memory capacity of an image buffer assigned to a dot forming part in a serial printer having different dot forming parts arranged at different positions in a horizontal scanning direction of a printing head.
印刷ヘッドの主走査方向の異なる位置に、異なるドット形成部が配置されるシリアルプリンタにおいて、ドット形成部に割当てられるイメージバッファのメモリ容量を小さくする。 - 特許庁 - Three-primary-color data are formed by a demosaic circuit 1042 from Raw data white-balanced by a first WB circuit 1041 and are temporarily stored in a buffer memory 1043.
第１ＷＢ回路１０４１によりホワイトバランス調整されたＲａｗデータから、デモザイク回路１０４２により、３原色データを形成し、これをバッファメモリ１０４３に一時記憶する。 - 特許庁 - An A/D converter circuit 205 converts the image signal receiving the analog processing into a digital signal, an image processing ASIC 206 applies image processing to the digital signal, and a buffer memory 207 stores the signal.
アナログ処理後の画像信号はＡ／Ｄ変換回路２０５でデジタル化され、画像処理用ＡＳＩＣ２０６で画像処理が行われてバッファ用メモリ２０７に格納される。 - 特許庁 - The data are sequentially transferred to each of FIFO memories 58-60 corresponding to three angles for each of unit data as a processing unit from the buffer memory 57 under control of a system control section 64.
このデータはシステム制御部６４の制御の下、バッファメモリ５７から、処理単位としてのユニットデータごとに、３つのアングルに対応する各ＦＩＦＯメモリ５８〜６０へと順次転送される。 - 特許庁 - A loop of steps SA2→SA3→SA4→SA2 is repeated when a recording end trigger is generated or until a fixed time elapses, and frame image data is sequentially stored in a buffer memory.
記録終了トリガーが発生するか、一定時間が経過するまでステップＳＡ２→ＳＡ３→ＳＡ４→ＳＡ２のループを繰り返し、バッファメモリには順次フレーム画像データを記憶していく。 - 特許庁 - If processing contents instructed via an operation part 101 are applications that can operate simultaneously, allocation of a shared buffer memory is performed so as to perform both a print job and a preview job.
操作部１０１を介して指示された処理内容が同時動作可能なアプリケーションの場合、印刷ジョブとプレビュージョブの両方を行うための共通バッファメモリの割り振りとする。 - 特許庁 - To provide a switching hub with which entire communication processing time is not prolonged even when the transmission load of a port connecting a LAN terminal is increased and a frame buffer memory overflows.
ＬＡＮ端末が接続されているポートの送信負荷が高くなってフレームバッファメモリがオーバーフローしても、全体の通信処理時間が長くなるようなことがないスイッチングハブを提供する。 - 特許庁 - When the address flag signal CAFLG is "H", a chip enable signal CE' is outputted from the CE buffer 26, and data are written or read to/from the memory chip 2.
アドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態において、ＣＥバッファ２６からチップイネーブル信号ＣＥ’が出力され、メモリチップ２への書き込みや読み出しなどの動作が行われる。 - 特許庁 - A test processor 14 converts the format of the video data from the circular buffer, a network interface 18 or a capturing memory 16 to a desired format and outputs the video data from a display processor 20.
テスト・プロセッサ１４は、循環バッファ、ネットワーク・インタフェース１８又は捕獲メモリ１６からのビデオ・データのフォーマットを所望のフォーマットに変換して、表示プロセッサ２０から出力する。 - 特許庁 - The buffer 6 (or 7) for arrangement outputs non-arranged data by selecting data to be preserved in a register or data to be newly read from the data memory 4 (or 5).
整置用バッファ６（または７）は、レジスタに保持されるデータと、新たにデータメモリ４（または５）から読み出されるデータとの中から選択することによって、非整置データを出力する。 - 特許庁 - When the number of remaining addresses before the layer jump reaches a predetermined value, data are fetched to be stored in a buffer memory 38, and the stored data are read to be reproduced during the layer jump.
層間ジャンプまでの残りアドレスが所定値に達すると、データを先読みしてバッファメモリ３８に蓄積しておき、層間ジャンプの際に蓄積したデータを読み出して再生する。 - 特許庁 - To provide a buffer memory with a small circuit scale and low power consumption where reduction in a throughput of a processing section with a high throughput is suppressed between processing sections with different throughput.
処理能力の異なる処理部間において、処理能力の高い処理部の処理能力低下を抑え、回路規模が小さい、低消費電力化が可能なバッファメモリの提供にある。 - 特許庁 - A VDP 100 receives a parameter for obtaining an attribute value from a CPU through a CPU interface 110, and retains it in a resistor in a frame buffer controller 105 or a memory address generator 107.
ＶＤＰ１００は、ＣＰＵインタフェース１１０を介して、属性値を得るためのパラメータをＣＰＵから受信し、フレームバッファコントローラ１０５やメモリアドレスジェネレータ１０７内のレジスタに保持する。 - 特許庁 - A mobile communication terminal 100 equipped with a display part 132 develops generated image data in the self-display buffer of a display memory part 135, and displays them in a display part 132.
表示部１３２を備える移動体通信端末１００は、生成した画像データを表示メモリ部１３５の自表示バッファに展開して表示部１３２に表示出力する。 - 特許庁 - Next, the instruction controller 10 decides whether or not there is a free space for two or more entries in an MIB in the L1 cache memory when it is decided that there is a free space in the instruction buffer.
続いて、命令制御装置は、命令バッファに空きがあると判定された場合に、Ｌ１キャッシュメモリ内のＭＩＢに少なくとも２エントリ以上の空きがあるか否かを判定する。 - 特許庁 - Next, data of an image in a region required for display in the loaded compressed image data or of an image in a region predicted to be required are decoded and stored in a buffer memory 70 (S12).
次に、ロードした圧縮画像データのうち、表示に必要な領域の画像、または必要と予測される領域の画像のデータをデコードし、バッファメモリ７０に格納する（Ｓ１２）。 - 特許庁 - Thereby, no additional equipment is required for associating the image data recorded in the recording section 26, with the recording data recorded in the recording buffer memory 35.
このため、記録部２６に記録された画像データと録音バッファメモリ３５に記録された録音データとを関連付けるために、従来のように別の機器を使用して処理する必要はなくなる。 - 特許庁
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