「buffer memory」を含む例文一覧(3203)
＜前へ 1 2 .... 38 39 40 41 42 43 44 45 46 .... 64 65 次へ＞- The printer 1 comprises a data buffer 332 for storing and managing a print job being outputted from each communicating section 422-424, and units 45-49 for analyzing the print job outputted from the data buffer 332, taking in print object data from the receiving buffer 331 or the memory card 14 to create print data and performing printing based on that print data.
プリンタ１は、各通信部４２２〜４２４が出力する印刷ジョブを記憶して管理するデータバッファ３３２と、データバッファ３３２が出力する印刷ジョブを解析して受信バッファ３３１やメモリカード１４から印刷対象データを取り込んで印刷データを作成し、その印刷データに基づいて印刷実行するユニット４５〜４９とを備える。 - 特許庁 - A sequence flag monitoring part 41 detects the assert of a status check signal and notifies a buffer control part 42 of the detection, and the buffer control part 42 disables a buffer, and generates a bus access by controlling chip enable, output enable and address bus, and reads a sequence flag inside a flash memory, and starts the monitor of automatic erasing operation executing circumstances.
シーケンスフラグ監視部４１はステータスチェック信号のアサートを検出したことをバッファ制御部４２に通知し、バッファ制御部４２によってバッファをディセーブルし、チップイネーブル、アウトプットイネーブル、アドレスバスを制御することによってバスアクセスを生成してフラッシュメモリ内部のシーケンスフラグをリードし、自動消去動作実行状況の監視を開始する。 - 特許庁 - The data DMA(direct memory access)- transferred from a packet area are stored in a transmission FIFO buffer, and when the number of bytes of the data received by the transmission FIFO buffer exceeds the transmission start threshold set at the transmission control part after the start of the DMA, the transmission control part starts the transmission of the data.
パケット領域からDMA で転送されたデータは、送信FIFOバッファに格納され、DMA 開始後、送信FIFOバッファに受け取られたデータのバイト数が送信制御部に設定された送信開始しきい値を越えると、送信制御部はデータの送信を開始する。 - 特許庁 - In the case of recording streaming data D 11 comprising video data or the like, part areas 17AB of the recording buffer 17A temporarily store data D13 recorded on a recording medium 18 and the remaining areas 17AA are allocated to the processing of the streaming data D11 by the buffer memory.
ビデオデータ等によるストリーミングデータＤ１１を記録する場合、記録用バッファ１７Ａの一部領域１７ＡＢにより、記録媒体１８に記録するデータＤ１３を一時保持し、残る領域１７ＡＡをストリーミングデータＤ１１のバッファメモリの処理に割り当てる。 - 特許庁 - A network interface controller performs direct data placement for a memory when all segments connected specifically are aligned, i.e., carries out the cut-through without accessing a reassembly buffer, and moves the data through the reassembly buffer when all segments are non-aligned.
ネットワーク・インタフェース・コントローラは、特定の接続の全セグメントが整列している場合にはメモリに直接データ配置を行い、すなわちリアセンブリ・バッファにアクセスすることなくカットスルーを行い、全セグメントが非整列である場合にはリアセンブリ・バッファを通してデータを移動させる。 - 特許庁 - When the access to the flash memory 3 is a write access, a CPU 7 exchanges the physical address corresponding to the logical address related with the write access in the buffer 5 for the logical/physical conversion table with one physical address in the buffer 6 for the free physical address table.
ＣＰＵ７は、フラッシュメモリ３へのアクセスがライトアクセスのときについては、論理物理変換テーブル用バッファ５内の当該ライトアクセスに係る論理アドレスに対応する物理アドレスと空き物理アドレステーブル用バッファ６内の一の物理アドレスとを交換する。 - 特許庁 - Between a memory 102 and a MAC layer module 101, data are exchanged via a double buffer 104 and a MAC layer control section 101a manages a state relating to frame exchange via the double buffer 104 respectively individually at a sender side and a recipient side.
メモリ１０２とＭＡＣ層モジュール１０１との間のデータ受け渡しは、ダブルバッファ１０４を介して行われ、ＭＡＣ層制御部１０１ａは、このダブルバッファ１０４を介したフレーム受け渡しに関わる状態を、送り手側と受け手側とでそれぞれ個別に管理する。 - 特許庁 - To provide a buffer memory system for raster/block conversion having solved the problem that an encoding processing system for an image signal of JPEG etc., requires two 8-line buffer memories with large capacity and then a device becomes large-sized and expensive.
ＪＰＥＧなどの画像信号の符号化処理システムでは、大容量の８ライン分のバッファメモリが２個必要となり、装置が大型化するとともに、価格も高いものとなっていた従来の問題を解決したラスタ／ブロック変換用のバッファメモリシステムを提供する。 - 特許庁 - In a state without image processing in the image processing parts 201-203 being carried out, the CPU 103 is made accessible to the buffer memories 204-206 via the memory controller 207, the buffer memories 204-206 can be utilized as a working area of the CPU 103.
画像処理部２０１〜２０３における画像処理が行われていない状態において、ＣＰＵ１０３がメモリコントローラ２０７を介してバッファメモリ２０４〜２０６にアクセス可能とし、バッファメモリ２０４〜２０６をＣＰＵ１０３のワーキングエリアとして利用可能とする。 - 特許庁 - When data is taken in a buffer memory 111 from an optical disk signal processing section 109, the data is stored and updated in a buffer circuit 104 for comparing data series as data series for comparing based on a control signal of a data take-in comparing timing control section 113.
光ディスク信号処理部１０９からデータを取り込んでバッファメモリ１１１内に格納する際に、データ取り込み比較タイミング制御部１１３の制御信号に基づいてデータ系列比較用バッファ回路１０４に比較用データ系列として格納・更新する。 - 特許庁 - A sub-picture decoder 7 transmits the data transfer request of display control sequence data SP_-DCSQ#0 in a vertical interval, and only display control command data DCSQ included in the transferred display control sequence data SP_-DCSQ#0 are stored in a DCSQ buffer 20a of a buffer memory 20.
サブピクチャデコーダ７は、垂直帰線期間に表示制御シーケンスデータＳＰ＿ＤＣＳＱ＃０のデータ転送要求を送出し、該転送された表示制御シーケンスデータＳＰ＿ＤＣＳＱ＃０に含まれる表示制御コマンドデータＤＣＳＱのみをバッファメモリ２０のＤＣＳＱバッファ２０ａに格納する。 - 特許庁 - When there is a read request from an external module and the remaining number of data stored in the M-bit buffer is smaller than n bits, control for replenishing data from the memory to the M-bit buffer is made, and the pointer is updated so that the remaining number of data becomes larger by m bits.
外部モジュールからの読み出し要求があり、Ｍビットバッファに格納されるデータの残量がｎビットより少ないとき、メモリからＭビットバッファにデータを補充する制御を行い、前記データの残量がｍビット多くなるようにポインタを更新する。 - 特許庁 - In the FIFO system buffer device 161 of different input and output transfer bit numbers, a controller 310 jumps input and output pointers according to given conditions after data transfer of a given unit (for example, sector unit) to a buffer memory part 300.
入出力転送ビット数の異なるＦＩＦＯ方式のバッファ装置１６１において、コントローラ３１０は、バッファメモリ部３００に対する所定単位（例えばセクタ単位）のデータ転送終了後に、入出力ポインタを所定の条件に従ってジャンプさせる。 - 特許庁 - A reproduced frequency determining section 3 determines a reproduced sampling frequency fsd based on a time difference ΔD from a target delay amount (a target buffer level)Dt in the buffer memory 2 for each fixed time and controls the sampling frequency of the sampling frequency varying section 7.
再生周波数決定部３は、一定時間毎に、バッファメモリ２内における目標遅延量（目標バッファレベル）Dtからの時間差異ΔDを基に再生標本化周波数fsdを決定し、標本化周波数可変部７の標本化周波数を制御する。 - 特許庁 - A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.
データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁 - By turning on a buffer gate 9, an emulation function based on an application system connected to a CPU core 19, emulation memory 47 and connector 51 and a debugging support function based on a break condition detecting part 13 and a trace memory 31 are executed.
バッファゲート９をＯＮにすることにより、ＣＰＵコア１９とエミュレーションメモリ４７と接続コネクタ５１に接続された応用システムによるエミュレーション機能、およぶブレーク条件検出部１３とトレースメモリ３１によるデバッグ支援機能を行う。 - 特許庁 - Write data in 16-bit by two blocks are generated corresponding to the 8-bit luminance data Y by 2 blocks and the 8-bit color difference data Cb, Cr by 1 block (B, C) and fed sequentially to a frame memory from a buffer memory section in the unit of blocks.
２ブロック分の８ビットの輝度データＹ、１ブロック分の８ビットの色差データＣｂ，Ｃｒに対応して、２ブロック分の１６ビットの書き込みデータを生成し（図３Ｂ，Ｃ）、バッファメモリ部よりフレームメモリにブロック単位で順次供給して書き込みをする。 - 特許庁 - At the same time, if the multifunction peripheral 4 runs short of memory during various information processing (image processing, scanner processing, facsimile processing and the like), information that cannot be stored in the insufficient memory is transmitted to the printer buffer 3 for temporary storage, and returned to the multifunction peripheral 4 afterwards.
それとともに、複合機４での各種情報処理（画像処理、スキャナ処理、ＦＡＸ処理等）においてメモリ不足が発生したら、記憶しきれない情報をプリンタバッファ３に送信して一時記憶させて、その後に複合機４に返信する。 - 特許庁 - When the transfer of data of an HTTP session 1 is required by parallel processing, a shared memory generation request is issued to a print processing part 13 from a communication processing part 12 of an image forming device 1, and placed in a buffer for shared memory management.
並行処理によりＨＴＴＰセッション１のデータの転送が必要になった場合に、画像形成装置１の通信処理部１２から印刷処理部１３に対し、共有メモリ生成要求が発行され、共有メモリ管理用バッファに置かれる。 - 特許庁 - A data processor (1) is provide with a central processing unit (2), a memory (5) which can be accessed from the central processing unit, a plurality of input/output circuits (12, 13), and an FIFO control circuit (6) for making the memory operate as the FIFO buffer of the input/output circuits.
データプロセッサ（１）は、中央処理装置（２）と、中央処理装置によりアクセス可能なメモリ（５）と、複数の入出力回路（１２，１３）と、メモリを複数の入出力回路のＦＩＦＯバッファとして動作させるＦＩＦＯ制御回路（６）とを有する。 - 特許庁 - The center microprocessor programs the corresponding positions of LLMAC and the system memory buffers by a method for forming a chain which is called a linkage chain and which links the addresses of the data pumps to be processed by pointer information stored in the system memory buffer.
中央マイクロプロセッサは、LLDMACおよびシステムメモリバッファの対応する位置を、連結チェーンと呼ばれる処理すべき各データポンプのアドレスを連結するチェーンがシステムメモリバッファ内に格納されるポインタ情報によって形成されるようなやり方にてプログラムする。 - 特許庁 - A part for measuring the amount of memory storage 241 measures the amount of image data storage in a data buffer memory 212 provided on a preceding stage of an MPEG 2 decoder part 22 to compare the storage amount with a preset value in order to determine a situation of an IP network or the like.
ＩＰネットワークなどの状況を判定するために、ＭＰＥＧ２デコーダ部２２の前段に設けられたデータバッファメモリ２１２の画像データの蓄積量を、メモリ蓄積量計測部２４１で計測し、予め設定された値と比較する。 - 特許庁 - The character extracting portion reads from the buffer memory, the data of the photographed image output from the signal processing portion, and extracts characters included in the photographed image before the data of the photographed image are discarded without being recorded into the nonvolatile memory.
文字抽出部は、信号処理部から出力された撮影画像のデータをバッファメモリから読み出すとともに、不揮発性メモリに記録されることなく撮影画像のデータが破棄される前に撮影画像に含まれる文字を抽出する。 - 特許庁 - On the way of reading, a CPU 37 receiving a memory near full interrupt of a buffer memory from an SiBC 35 outputs a stop operation signal of the sensor running body and a signal DATA-CTL with an input of an LSYNC from an NIPU 33 just after the reception of the interrupt, and shuts an LGATE to interrupt image data output.
読み取り途中、ＳｉＢＣ３５からのバッファメモリのメモリニアフル割込みにより、ＣＰＵ３７はＮＩＰＵ３３からの直後のLSYNC入力によりセンサ走行体の停止動作とDATA_CTLを送り、LGATEを閉じ画像データ出力を中断する。 - 特許庁 - A memory module 15M comprising a plurality of SDRAM chips connected to an address bus 63 is controlled by a memory controller 40 provided with a CPU instruction analysis section 41, an SDRAM control section 43, a buffer circuit 45, and a switching control circuit 49.
アドレスバス６３に接続された複数のＳＤＲＡＭチップからなるメモリモジュール１５Ｍは、ＣＰＵ命令解析部４１と、ＳＤＲＡＭ制御部４３と、バッファ回路４５と、切替制御回路４９と、を備えるメモリコントローラ４０によって制御される。 - 特許庁 - The small area division means of the small area buffer 30 is configured to select the small area placed in a contour area of the picture image data 120 as an object to store non-compressed image data to the compressed page memory 50 and stores the non-compressed image data of e small area to idle areas of the compressed page memory 50.
また、メモリを格納位置、容量を固定した固定領域と固定しない自由領域とに分割し、アドレス情報を固定領域に記憶する構成として画素量の大小に関わらず同一アドレスによるアクセスを可能とした。 - 特許庁 - Data such as system setting information from a main control board are written through an interface 27 for a main control board and a buffer 24 for main control access in a memory 22 for main control board access and a memory 23 for sub-control board access.
メイン制御用ボードからのシステム設定情報等のデータは、メイン制御用ボード用インタフェース２７、メイン制御用ボードアクセス用バッファ２４を介して、メイン制御用ボードアクセス用メモリ２２、及びサブ制御用ボードアクセス用メモリ２３に書き込まれる。 - 特許庁 - To provide an address buffer of a flash memory including a nonvolatile section selecting code cell which can select an arbitrary sector so that a normal sector can be utilized by making a memory sector in which defect occurs in a highly integrated core product a disable-state.
高集積のコアプロダクトにおいて欠陥の生じたメモリセクタを不能状態（ディスエーブル）にして正常セクタを利用できるように任意のセクタを選択することができる不揮発性区域選択コードセルを含むフラッシュメモリのアドレスバッファを提供すること。 - 特許庁 - To provide a printing control device for performing efficient printing control, by fully ensuring the processing operation of a CPU in particular, relating to a memory access control device for use in storing a plurality of pieces of color data into a memory via a line buffer.
本発明は複数の色データをラインバッファを介してメモリに保存する際のメモリアクセス制御装置に関し、特にＣＰＵの処理動作を充分確保し、効率よい印刷制御を行なう印刷制御装置を提供するものである。 - 特許庁 - To provide an image printing unit capable of restraining the memory capacity needed for a printing buffer to a small degree while corresponding to a high printing density, an image printing method, an image printing system, a label producing system, a label producing method and a memory medium.
高印刷密度に対応しつつ、必要とする印刷バッファのメモリ容量を小さく押さえることができる画像印刷装置、画像印刷方法、画像印刷システム、ラベル作成システム、ラベル作成方法および記憶媒体を提供する。 - 特許庁 - To provide a method for using memory of a signal delay device, where a signal delay buffer can be realized by using idle areas dotted in a memory space and number of components of an AV device or an audio device is decreased so as to reduce product cost.
メモリ空間内に散在する空き領域を使用して信号遅延バッファを実現することができて、ＡＶ機器又はオーディオ機器の部品数を削減し、製品コストを低減できる信号遅延装置のメモリ使用方法を提供する。 - 特許庁 - The FIFO memory device is provided with a memory array having a plurality of address arrangements and capable of storing input data and a boundary pointer indicating the end point of a buffer area to be formed in the memory array capable of storing the input data and characterized by controlling the value of the boundary pointer in accordance with the volume of the input data.
複数のアドレス配置を有し、入力データを格納するメモリアレイと、前記入力データが格納され得る前記メモリアレイ内に形成されるバッファ領域の終了点を示すバウンダリポインタと、格納されている前記入力データの量に応じて前記バウンダリポインタの値を調整することを特徴とする。 - 特許庁 - In the system, a memory update history preservation control part 1 makes a response to a read transaction issued on a processor bus 400 and allows a before-image buffer 2 to preserve data of a main memory 310 and its address, as update history information, outputted from a memory control part 300 onto a process bus 400.
この発明のシステムでは、メモリ更新履歴保存制御部１が、プロセッサバス４００上に発行されたリードトランザクションに応答して、メモリ制御部３００によりプロセッサバス４００上に出力された主メモリ３１０のデータとそのアドレスとを更新履歴情報としてビフォアイメージバッファ２に保存する。 - 特許庁 - The controller 3 stores a part of the information to be transferred in any one buffer memory 6 of the memories 6, or stores a part of the other information to be transferred in another one memory 6 of the memories 6 during a period in which the part of the information is transferred from the memory 6.
画像制御部３は、複数のバッファメモリ６のいずれか１個のバッファメモリ６にある転送すべき画像情報の一部を格納しているか又は当該バッファメモリ６からこれを転送している期間中に、複数のバッファメモリ６の少なくとも他の１個のバッファメモリ６に他の転送すべき画像情報の一部を格納する。 - 特許庁 - The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.
電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁 - A memory section 11 of a buffer section 1 temporarily stores a received main signal by two cells, a retiming section 12 outputs only with retiming not through the memory section 11, and a select section 13 selects a path through which the received main signal passes through the memory section 11 or a path through which the received main signal passes through the retiming section 12.
バッファ部１のメモリ部１１は２セル分の入力主信号を一時蓄え、リタイミング部１２は入力主信号をメモリ部１１を通さずにリタイミングのみで出力させ、セレクト部１３は入力主信号がメモリ部１１を通るパスと入力主信号がリタイミング部１２を通るパスとのうちの一方を選択する。 - 特許庁 - An engine interface unit 15 incorporates a FIFO memory, for example, as an image buffer memory, the transfer state of image data is reported through this FIFO memory to a bus arbitrating circuit 16 and the bus arbitrating circuit 16 varies the priority concerning the bus use of a data transfer processing circuit provided in a device to become a bus master.
エンジンインタフェースユニット１５に画像バッファメモリとして、例えばＦＩＦＯメモリを内蔵させ、このＦＩＦＯメモリを介して画像データの転送状態をバス調停回路１６に通知し、バス調停回路１６が、バスマスタとなる装置が持つデータ転送処理回路のバス使用に関する優先度を可変とする。 - 特許庁 - Reproduced data of plural channels are subjected to inner code corrections to be all written in a buffer memory 7 and the data of a sync block whose error is small are selected by referring to a first information memory 6 in which results of the inner code corrections are stored and the data are subjected to an outer code correction to be written back in an original address position of the memory 7.
再生された複数チャンネルのデータを内符号訂正してバッファーメモリ７に全て書きこみ、内符号訂正の結果を格納した第１の情報メモリ６を参照にして、エラーの少ないシンクブロックのデータを選択して外符号訂正を行い、元のバッファーメモリ７のアドレス位置に書き戻す。 - 特許庁 - When the buffer (9) is full, the read instruction saving means (13) generates a write instruction for writing the read instruction into a main memory (8), and sends to the main memory (8) the write instruction for writing the read instruction from a read instruction write/read generating means (16) after a write pointer (14) generates a write address of the main memory (8).
バッファ（９）が一杯の場合には、リード命令退避手段（１３）でリード命令を主記憶装置（８）に書き込む命令を生成、ライトポインタ（１４）で主記憶装置（８）のライトアドレスを生成した後、リード命令書込／読出生成手段（１６）からリード命令を書き込むための命令を主記憶装置（８）に送出する。 - 特許庁 - In the information processing system having a plurality of attachable/detachable memory modules 12A, a buffer 6 is provided in a signal line having a means to set timing of memory access and to influence setting of the timing among signal lines being commonly used among a plurality of memory modules 12A.
本発明の情報処理システムは、装着・取り外しが可能な複数のメモリモジュール１２Ａを備えた情報処理システムにおいて、メモリアクセスのタイミングを設定する手段を持ち、複数のメモリモジュール１２Ａ間で共通に使用している信号線のなかでタイミングの設定に影響を与える信号線にバッファ６を設けることとした。 - 特許庁 - Memories to be checked by a CPU are decreased by checking buffer memories mounted on a printer interface section at the printer interface section itself when power is turned on and the time being spent for memory check is shortened by performing memory check at the printer interface section simultaneously with memory check of the CPU.
プリンタインターフェイス部に搭載されたバッファメモリに対する電源投入時のメモリチェックをプリンタインターフェイス部自身が実施することで、ＣＰＵがチェックすべきメモリを減らし、かつプリンタインターフェイス部によるメモリチェックをＣＰＵのメモリチェックと同時期に行うことで、メモリチェックに費やされる時間を短縮する。 - 特許庁 - The allocation process is provided with a process for securing a fixed size of memory area on the shared memory in every USB port, and a process for setting the buffer area of the pipe requested to transfer the data as to a USB device, in the fixed size of memory area secured as to the USB port connected to the USB device.
前記割り当てる工程は、ＵＳＢポートごとに共有メモリ上の固定サイズのメモリ領域を確保する工程と、ＵＳＢデバイスが接続されたＵＳＢポートについて確保した前記固定サイズのメモリ領域に、当該ＵＳＢデバイスに関してデータ転送要求のあったパイプのバッファ領域を設定する工程と、を備える。 - 特許庁 - This data transfer device has the PCI interface, a large number of devices via the PCI interface, a memory interface, and a common memory, and allows the large number of devices to read and write data to the common memory, and also has a buffer for preserving a read address corresponding to the number of devices, read data, and the read data number.
ＰＣＩインターフェースと、ＰＣＩインターフェースを介した多数のデバイスと、メモリーインターフェースと、共有メモリとを有し、前記多数のデバイスが前記共有メモリに対しデータのリード/ライトを行うデータ転送装置において、デバイスの数に相当するリードアドレス、リードデータ、リードデータ個数を保存するバッファを持つデータ転送装置である。 - 特許庁 - The semiconductor memory device comprises: a memory cell array; a writing data buffer to which writing data is input by a prescribed unit; a program cell counter which counts the number of pieces of data to be programmed to the memory cell array among the writing data; and a program voltage generation circuit which differentiates the program voltage to be applied to the memory cell array depending on the number of pieces of data to be programmed.
本発明に係る半導体メモリ装置は、メモリセルアレイと、書き込みデータが所定単位で入力される書き込みデータバッファと、前記書き込みデータのうちの前記メモリセルアレイにプログラムされるデータの数を数えるプログラムセルカウンタと、前記プログラムされるデータの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路とを含む。 - 特許庁 - A memory controller 2 accessing the plurality of writable nonvolatile memories 3-1 to 3-16 in parallel narrows writing data from the buffer memory 18-1 into the specified nonvolatile memory 3-A to the write data not yet written using only the specified nonvolatile memory 3-A as a written-in object when the power source is interrupted, thus suppressing power consumption at writing.
複数の書き込み可能な不揮発性メモリデバイス（３−１〜３−１６）を並列にアクセスするメモリコントローラ（２）が、電源遮断時に、特定の不揮発性メモリデバイス（３−Ａ）のみを書き込み対象にし、バッファメモリ（１８−１）から、不揮発性メモリデバイス（３−Ａ）に書き込むデータを、書き込み済みでないライトデータに絞り込むことで、書き込み時に消費する電力を、抑えることが可能になる。 - 特許庁 - To provide a system for preventing the generation of the delay of processing even when it takes a long time to prepare for the acceptance of a buffer memory installed in the control module of a storage device.
本発明は、記憶装置のコントロールモジュールが備えるバッファメモリの受け入れ準備に時間がかかる場合であっても処理の遅延を引き起こすことのないシステムの提供を目的とする。 - 特許庁 - To provide a semiconductor memory device in which the timing of the readout/write operation of a data signal can be controlled precisely without being affected by fluctuation in a power-supply voltage due to the operation of an output buffer.
出力バッファの動作による電源電圧変動の影響を受けずに正確にデータ信号の読出／書込のタイミング制御ができる半導体記憶装置を提供する。 - 特許庁 - In this constitution, it is possible to write high-quality data in which interpolation noise or the like are not included as much as possible by setting the comparison condition strictly in the buffer memory and to make the data to be decided.
この構成であれば、比較条件を厳しく設定してできるだけ補間ノイズ等がふくまれない高品質のデータをバッファメモリに書き込んで確定させていくことが可能となる。 - 特許庁 - If data are inputted to an I_-Port display buffer 3 from a CCD camera, etc., at timing of a DMA (direct memory access) 7, a part of the data is sent to a processing part 12 to be stored in a VRAM 21.
ＤＭＡ７のタイミングでＣＣＤカメラ等からＩ#Ｐｏｒｔ表示バッファ３にデータが入力されると、一部のデータは、処理部１２に送られ、ＶＲＡＭ２１に記憶される。 - 特許庁 - In this case, the extended image data are inputted to an FIFO memory 6 of storage capacity (buffer size) less than the number of pixels of one horizontal line at the display timing of the display device 8 and read out with the timing of the CPU 7.
ここでは、１水平ラインの画素数より少ない記憶容量（バッファサイズ）のＦＩＦＯメモリ６に表示装置８の表示タイミングで取り込み、ＣＰＵ７のタイミングで読み出す。 - 特許庁
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