「buffer」を含む例文一覧(23848)
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燃料カートリッジ２３が燃料電池１に取り付けられると、燃料カートリッジ２３の供給口２３ｂから燃料電池１の流入口１０２を介して、まずバッファタンク１０５に燃料が供給される。 - 特許庁 - The clock generating circuit includes inverting circuits IV0-IV4 of series connection where an output of the IV4 is given to the IV0 via a feedback line FL and buffer circuits BF0-BF4 that receive outputs of the IV0-IV4.
クロック生成回路は、帰還ラインＦＬを介してＩＶ４の出力がＩＶ０に入力される直列接続の反転回路ＩＶ０〜４とＩＶ０〜４の出力が入力されるバッファ回路ＢＦ０〜４を含む。 - 特許庁 - The server then compares the calculation window size kwnd with an empty reception buffer size buffsz, determines a smaller size as a reception window size rwnd, and transmits an acknowledgement response containing the reception window size rwnd in a TCP header to the terminals.
そして、サーバは、算出ウィンドウサイズkwndと空き受信バッファサイズbuffszとを比較し、小さい方のサイズを受信ウィンドウサイズrwndとして決定し、その受信ウィンドウサイズrwndをＴＣＰヘッダに含めた確認応答を、端末へ送信する。 - 特許庁 - An electrode of the device is thereafter brought into contact with the first voltage impression part 111, and the second voltage impression part 112, and the charge of the buffer agent into the first flow passage is determined based on the presence of electrification therein.
その後に第１の電圧印加部１１１、第２の電圧印加部１１２に装置の電極を接触させ、導通があるかどうかによって、緩衝剤が第１の流路に充填されたかどうかを判別する。 - 特許庁 - This apparatus comprises a first differential amplifier for producing a differential output signal and an output buffer comprising first and second parallel emitter followers for respectively producing currents in response to the differential output signal.
該装置は、差分出力信号を生成する第１差分増幅器と、差分出力信号に応答して電流をそれぞれが生成する第１および第２の平行エミッタ・フォロワを備える出力バッファとを備える。 - 特許庁 - A proper input buffer 19a or 19b is selected by an input changeover register 23 and a decoder 25, in matching with an output condition of the external circuit connected to the input/output terminal 18 in an input mode.
入力モード時、入出力端子１８に接続される外部回路の出力条件に合わせて、入力切替レジスタ２５及びデコーダ２５によって適切な入力バッファ１９ａまたは１９ｂが選択される。 - 特許庁 - Afterwards, the distribution apparatus 200 reads a required packet from a distributed data buffer and transmits distributed data (U43-U51) to the receiving apparatus 300 during the multi-cast distribution backwards from the serial number 51.
次に、配信装置２００は、配信済みデータバッファから必要なパケットを読取り、マルチキャスト配信の合間に、連続番号５１からさかのぼる形で、配信済みデータ（Ｕ４３〜Ｕ５１）を、受信装置３００に送信する。 - 特許庁 - Plural pairs of data lines DQ, bDQ performing data transfer between a memory cell selected on a memory cell array 10 and them are arranged, and a data buffer 19 is connected to respective one end of the pairs of data line DQ, bDQ.
メモリセルアレイ１０上に選択されたメモリセルとの間でデータ転送を行う複数のデータ線対ＤＱ，ｂＤＱが配設され、データ線対ＤＱ，ｂＤＱの一端にデータバッファ１９が接続される。 - 特許庁 - The non- inverting output terminal and inversion output terminal of the differential transconductance circuit are respectively connected through a capacitor Cap to a ground point and is connected via a buffer to output terminals Vop and Von.
差動トランスコンダクタンス回路の非反転出力端子及び反転出力端子は、それぞれ、コンデンサＣａｐを経由して、接地点に接続されると共に、バッファを経由して、出力端子Ｖｏｐ，Ｖｏｎに接続される。 - 特許庁 - When a first bit is read out, the read-out buffer circuit reverses/non-reverses the latch circuit by a first latch reversing circuit in accordance with a detected threshold voltage state, and outputs the latch state as first data Q2.
読み出しバッファ回路は、第１のビットを読出す時、ラッチ回路を、検出された閾値電圧状態に応じ、第１のラッチ反転回路で反転／非反転し、そのラッチ状態を第１のデータQ2として出力する。 - 特許庁 - The noise reduction section 105 performs noise reduction processing on the video signal in the image buffer 104 based on the noise quantity estimated by the noise estimation section 106, and transfers the video signal after noise reduction processing to a signal processing section 108.
ノイズ低減部105は、ノイズ推定部106で推定されたノイズ量に基づき、画像バッファ104内の映像信号に対してノイズ低減処理を行い、ノイズ低減処理後の映像信号を信号処理部108へ転送する。 - 特許庁 - A buffer circuit is provided so that an idling current is supplied to an output node of the current detection transistor, and that an output voltage of the power transistor and an output voltage of the current detection transistor become a virtual same potential.
その電流検出トランジスタの出力ノードにアイドリング電流を供給し、且つパワートランジスタの出力電圧と電流検出トランジスタの出力電圧が仮想同電位となるようにバッファ回路を設ける。 - 特許庁 - As the lead wire 7 guided to the rear side of the control wiring board 5 is engaged with the rib 8 and fixed, the lead wire is prevented from being projected forward to buffer with the tray door, thereby securing smooth opening/closing.
コントロール配線基板５の後方へ導いたリード線７をリブ８に掛止させて固定するため、リード線が湾曲しながら前方へ張り出してトレイドアと緩衝することが防止され、スムーズな開閉が確保される。 - 特許庁 - In the test mode, the driving ability of the output buffer is not initialized by the reset instruction by the external reset signal or the reset instruction caused by a standby release instruction by an external standby signal, and a preceding setting state is maintained.
テストモードでは、外部リセット信号によるリセット指示、外部スタンバイ信号によるスタンバイ解除指示に起因するリセット指示では出力バッファの駆動能力は初期化されずに前の設定状態を維持する。 - 特許庁 - Besides, a base of a second transistor TR3 of the differential amplifier is grounded via a capacitor C7 and connected to an emitter of a buffer transistor TR5 via a resistor R13, and its terminal becomes a forward output (OUT).
また、差動増幅器の第２のトランジスタＴＲ３のベースをコンデンサＣ７を介して接地すると共に、抵抗Ｒ１３を介してバッファトランジスタＴＲ５のエミッタに接続され、その端子が正転出力（ＯＵＴ）となる。 - 特許庁 - The external device may itself be a pager, or it may be any device capable of receiving the useful user information such as a news report from a remote source and formatting it for porting to a memory buffer within the home electronic product via the I/O port.
外部装置はページャ、又は、遠隔のソースからニュースレポート等の有用な情報を受信して、Ｉ／Ｏポートを介して家庭電子製品内のメモリーバッファへのポーティング（porting）のためフォーマットすることができる。 - 特許庁 - To provide a programmable logic controller (PLC) capable of being applied to a monitoring control system with various configurations by making a correspondence relation between a buffer area in an apparatus and an Ethernet module (EN) to be managed variable.
装置内のバッファエリアと、管理するイーサネットモジュール（ＥＮ）との対応関係を可変にすることで、多様な構成の監視制御システムに適用することが可能なプログラマブル・ロジック・コントローラ（ＰＬＣ）を提供する。 - 特許庁 - A buffer layer 102, a channel layer 103, an electron supply layer 104, a barrier layer 105, and a cap layer 106 are successively laminated on a substrate 101; and a gate electrode 108 is formed on the cap layer 106.
基板１０１上に、バッファ層１０２、チャネル層１０３、電子供給層１０４、バリア層１０５およびキャップ層１０６が順に積層され、キャップ層１０６上にゲート電極１０８が形成される。 - 特許庁 - When a prefetch request is issued from the CPU 1 to a network interface 100, a memory bus interface 120 moves the data from external memories 140 to 143 to a buffer memory 125 based on a designated address.
ＣＰＵ１からネットワークインタフェース１００へプリフェッチ要求を発すると、メモリバスインタフェース１２０が、指定されたアドレスに基づいて外部メモリ１４０〜１４３からバッファメモリ１２５まで該当するデータを移動しておく。 - 特許庁 - To provide a plastic foamed sheet having vent pores used for a buffer package of a soft and fragile article such as a fruit or the like by eliminating a burr generated in a conventional product at a vent pore forming time.
果物など柔らかで傷みやすい物品の緩衝包装に使用される、通気孔を有するプラスチック気泡シートにおいて、従来製品には通気孔形成時に生じていた、バリがないものを提供すること。 - 特許庁 - A recorder CPU 14 successively reads out the sound data from a HDD 60 based on the sequence data stored in a DRAM 62 at a sound recording/reproducing mode time to reproduce the sound data through SDRAMs 64, 66 (buffer memories).
レコーダＣＰＵ１４は、録音・再生モード時に、ＤＲＡＭ６２に格納されているシーケンスデータに基づきＨＤＤ６０から音データを順次読み出し、ＳＤＲＡＭ６４，６６（バッファメモリ）を介してその音データを再生する。 - 特許庁 - An MDCT 5 executes an MDCT processing operation to a time-series sample M in the prediction residue to be input via a buffer 4 at the length of the block decided in the part 8, and it generates MDCT coefficients.
ＭＤＣＴ部５は、ブロック長決定部８で決定されたブロック長でバッファ４を介して入力される上記予測残差の時系列サンプルＭにＭＤＣＴ処理を施してＭＤＣＴ係数を生成する。 - 特許庁 - A data signal, for each displayable pixel in the observer depth buffer, is generated by combining in non-saturating manner the illumination intensity of each light source impingent upon the equivalent pixel in all of the associated source depth buffers.
観測者のデプスバッファの表示可能な各ピクセルのデータ信号は、関連するすべての光源デプスバッファの対応するピクセルに入射する各光源の照明の強さを、飽和しないように結合して生成される。 - 特許庁 - A 3.3 V group output buffer circuit 4 receives the output signal S1 and outputs an output signal S4 in response to a control signal S7b that denotes the external power supply voltage VEXT is equal to or lower than the prescribed value.
３．３Ｖ系出力バッファ回路４は、出力信号Ｓ１を受け、外部電源電圧Ｖ_EXTが所定値に等しいかそれより低いことを示す制御信号Ｓ７ｂに応じて出力信号Ｓ４を出力する。 - 特許庁 - To provide a memory control device which is improved in a processing speed by giving a temporal limitation to the switching operation of a bank in a buffer when writing the data given from a CPU in a memory.
本発明は、ＣＰＵから与えられるデータをメモリへ書き込む際、バッファ内のバンクの切換動作に時間的な制限を与えることで、その処理速度を向上させたメモリ制御装置を提供することを目的とする。 - 特許庁 - This device which has a host device 1, an array controller 2, and multiple disk devices 3 and has redundancy is provided with a stripe registration buffer 5 which records the stripe number of a block used as a RAID.
ホスト装置１、アレイ制御装置２および複数のディスク装置３を有し、冗長性を持つディスクアレイ装置に、ＲＡＩＤとして使用されたブロックのストライプ番号を記録するストライプ登録バッファ５を設ける。 - 特許庁 - Fastening holes 10 inserting rivets 7 and buffer holes 11 arranged in parallel with the fastening holes 10 are provided at least one of a stud 4 or the wall panel 5 for mounting the wall panel 5 to the framework structural body 1.
そして、壁パネル５を骨組み構造体１に取り付けるための間柱４または壁パネル５の少なくとも一方にリベット７を挿通する締結孔１０と、締結孔１０に並列する緩衝孔１１とを設ける。 - 特許庁 - A read ahead buffer memory 1005 is provided in the course of signal paths 1004A, 1004B connecting disk changers 1001A, 1001B and MPED decoders 1002A, 1002B constituting a video reproducing device 1000.
映像再生装置１０００を構成するディスクチェンジャ１００１Ａ，１００１ＢとＭＰＥＧデコーダ１００２Ａ，１００２Ｂとを接続する信号経路１００４Ａ，１００４Ｂの途中には先読みバッファメモリ１００５を設ける。 - 特許庁 - During program verification, a control circuit 3 writes a fail value when all adjacent cells equal to or less than the offset n of a memory cell to be programmed are in elimination status, and a path value in other cases in an adjacent cell buffer 5.
プログラムベリファイ時に、制御回路３は、プログラムすべきメモリセルのオフセットｎ以下の隣接セルがすべて消去状態である場合にはフェイル値を、それ以外の場合はパス値を、隣接セルバッファ５に書き込む。 - 特許庁 - An LSI has a scan chain comprising a plurality of SFF's between a buffer connected to the external terminal and an internal circuit, and inputs a test signal into the internal circuit of the LSI by utilizing the scan chain at the test mode time.
ＬＳＩは、外部端子に接続されるバッファと内部回路と間に複数のＳＦＦからなるスキャンチェーンを有し、テストモード時には、このスキャンチェーンを利用してＬＳＩの内部回路にテスト信号を入力する。 - 特許庁 - The basic target code quantity is calculated from a basic encoding frame rate, and the correction value is previously calculated based on the difference between the actual value and the prescribed target value of the residual encoded video quantity of the output buffer 800.
基礎目標符号量は、基礎符号化フレームレートから算出し、補正値は、既に出力バッファ８００の残有符号化映像量の実際の値と所定の目標値との差に基づいて算出する。 - 特許庁 - An input image is written in the first band of the band buffer 41, and the already stored image data are read from the residual second band and third band, and supplied to a local data converting part 51 which works an image.
バンドバッファ４１の第１バンドに入力画像を書き込むとともに、残りの第２バンド及び第３バンドから既格納の画像データを読み出して画像を加工する局所データ変換部５１に供給する。 - 特許庁 - To provide a page buffer circuit of a flash memory device in which stable precharge voltage is supplied to bit lines and read-out of erroneous data can be prevented without being affected by variation of temperature and voltage in the read operation.
読み出し動作の際に温度および電圧の変化に影響されることなく、ビットラインに安定したプリチャージ電圧を供給して誤データの読み出しを防止できるフラッシュメモリ装置のページバッファ回路を提供する。 - 特許庁 - When an IC card command arbitration buffer 175 temporarily stores IC card command from both the digital broadcast receiver (internal tuner) and the extended tuner, an IC card arbitration program 176 manages the commands through strict discrimination.
デジタル放送受信機（内部チューナ）と増設チューナとの双方からのＩＣカードコマンドをＩＣカードコマンド調停バッファ１７５に一時的に保持するについて、ＩＣカード調停プログラム１７６によって峻別して管理する。 - 特許庁 - The input output buffer is provided with a power supply generating circuit 16 that converts the voltage signal EB externally received into a proper level corresponding to a high level power supply VDE to generate a reference power supply VDO.
入出力バッファは、外部から入力される電圧信号ＥＢを高電位電源ＶＤＥに対応する適切な電位に変換して基準電源ＶＤ０を生成する電源作成回路１６を備える。 - 特許庁 - The conductive composition attains the electrical resistance reduction and the improvement of the conductivity of coating film, therefore being suitably applicable to conductive coatings, coating film, coated products and the anode buffer layers of organic electronics devices, etc.
本発明の導電性組成物によれば、塗膜の低抵抗化と導電性の向上が達成され、導電性の塗料、塗膜、被覆物、有機エレクトロニクス素子の陽極バッファー層などに好適に使用される。 - 特許庁 - The case 121 is provided with a buffer member 141 on a part abutting on an abutting part 140 provided on the first movable body 128, and is also provided with a wiring opening 125 on a part interfering with the first wire 142.
ケース１２１には、第１可動体１２８に設けた当接部１４０に当接する部位に緩衝部材１４１が設けられると共に、第１配線１４２と干渉する部位に配線開口部１２５が設けられる。 - 特許庁 - This device has high melting point solder bumps 5A formed on the main surface of a semiconductor wafer 1, a stress buffer resin layer 6 formed between these bumps 5A and low melting point solder bumps 8 formed on the bumps 5A.
半導体ウエハー１の主面に形成した高融点半田バンプ５Ａと、これらバンプ５Ａ間に形成した応力緩衝樹脂層６と、バンプ５Ａの上に形成した低融点半田バンプ８とを有する。 - 特許庁 - To provide an arbitration circuit capable of reducing the occurrence of buffer overflows in the entire arbitration circuit, even when a plurality of buffers high in probability of overflows are present, in an arbitration circuit using a plurality of buffers.
複数のバッファを用いた調停回路において、オーバーフローの蓋然性が高い複数のバッファが存在する場合でも調停回路全体でバッファオーバーフローの発生を低減できる調停回路を提供する。 - 特許庁 - Encoded data from an MPEG2 encoder 101 is made a fixed rate by a buffer 102, has a header showing the division of the packet detected by a header detector 103 and has a data length detected by a counter 104.
ＭＰＥＧ２エンコーダ１０１からの符号化データは、バッファ１０２で一定レート化されると共に、ヘッダ検出器１０３でパケットの区切りを示すヘッダが検出され、さらに、カウンタ１０４でデータ長が検出される。 - 特許庁 - Surfaces of the tube 101 (101a, 101b) and the boat 105 are previously coated with buffer films 106 in which difference of coefficients of thermal expansion to deposits generated in film forming treatment of a wafer is small as compared with that of quartz.
ウェハの成膜処理で派生する堆積物と熱膨張係数の差が石英に比較して小さいバッファ膜１０６を予めチューブ１０１（１０１ａ，１０１ｂ）表面及びボート１０５表面に被覆している。 - 特許庁 - The control circuit commonly uses a predetermined parameter stored in the buffer in calculation of a timing of generation of PAM interruption pulse over a predetermined period of the AC power after detection of a predetermined zero cross point.
制御部は、所定のゼロクロス点検出後、交流電力の所定の周期に渡って、バッファに保持している所定のパラメータを、ＰＡＭ割込みパルスの発生のタイミングの計算において共通に使用する。 - 特許庁 - The output terminal of the first holding circuit part 2 is connected to the reference voltage input terminal 6 of the buffer amplifier circuit 1, and the output terminal of the second holding circuit part 3 is connected to a signal output terminal 9.
第１のホールド回路部２の出力端子がバッファアンプ回路１の基準電圧入力端子６に接続され、第２のホールド回路部３の出力端子が信号出力端子９に接続される。 - 特許庁 - To provide a buffer solution for treating an acting electrode, capable of drastically enhancing the detection sensitivity of a substance to be inspected that uses a photocurrent generated by the optical excitation of sensitizing dye.
増感色素の光励起により生じる光電流を用いた被検物質の特異的検出において被検物質の検出感度を飛躍的に向上できる、作用電極処理用の緩衝溶液の提供。 - 特許庁 - A buffer tank 6 and a control valve 7 are provided between the section 13 and the pump 5, and a pressure gage 8 is provided on the tank 6 to sense the pressure in the tank 6.
減圧部１３と真空ポンプ５との間には、減圧部１３側からバッファータンク６及び制御バルブ７が設けられ、バッファータンク６にはバッファタンク６内の圧力を検出する圧力計８が設けられている。 - 特許庁 - A CIF/QCIF determining section (resolution determining means) 25 determines the resolution of an input image of a frame to be encoded this time, based on at least the quantization step width, generation code information quantity and buffer occupancy quantity.
ＣＩＦ／ＱＣＩＦ決定部（解像度決定手段）２５は、少なくとも量子化ステップ幅、発生符号情報量、およびバッファ占有量に基づき、今回符号化されるフレームの入力画像の解像度を決定する。 - 特許庁 - The sticky buffer layer 2 is formed of a rubber component such as diene rubber or the like and a tackifier such as a rosin resin or the like and the ratio (weight ratio) of both of them may be about former/latter=30/70-100/0.
粘着性緩衝層２は、ジエン系ゴムなどのゴム成分とロジン系樹脂などの粘着付与剤とで形成され、かつ両者の割合（重量比）が、前者／後者＝３０／７０〜１００／０程度であってもよい。 - 特許庁 - An andoped GaAs layer 3, an n+-type GaAs layer 4, and an n-type GaAs layer 5 undergo epitaxial growth in this order via a GaAs buffer layer 2 on a semi-insulating GaAs substrate 1 to form a channel layer.
半絶縁性ＧａＡｓ基板１上にＧａＡｓバッファー層２を介してアンドープＧａＡｓ層３、ｎ^+ 型ＧａＡｓ層４およびｎ型ＧａＡｓ層５を順次エピタキシャル成長させてチャネル層を形成する。 - 特許庁 - In this buffer circuit, a signal is inputted from a positive-phase input terminal 1 and a negative-phase input terminal 2, passes through a differential amplifying part BUF and is outputted from output terminals 3 and 4 through an emitter follower EF.
このバッファ回路において、信号は正相入力端子１及び逆相入力端子２より入力され、差動増幅部ＢＵＦを通り、エミッタフォロワＥＦを経て、出力端子３及び４より出力される。 - 特許庁 - The arithmetic process of focus servo filter is performed by data DFE2 and the past term to preserve the DELAY data of the 2nd sampling period, then focus servo output data FT are outputted to the output buffer (Steps S15 to S18).
データＤＦＥ２と過去の項とでフォーカスサーボフィルタ演算処理を行い、第２サンプリング周期のＤＥＬＡＹデータを保存し、フォーカスサーボ出力データＦＴを出力バッファ９に出力する（ステップＳ１５〜Ｓ１８）。 - 特許庁
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