「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 61 62 63 64 65 66 67 68 69 .... 274 275 次へ＞- When a failure of the memory used as the control element is detected at start-up, the other memories excluding the defective memory are set as new control elements, and start operation is continued.
起動時に、制御要素として使用されるメモリの異常を検出すると、各メモリのうち、異常が検出されたメモリを除く他のメモリを新たな制御要素として設定し、起動を継続する。 - 特許庁 - A control circuit 2, a control circuit 3, a DRAM 4, a memory 6, a key matrix 7, a display 8, a comparison time memory 12 and a key matrix 13 are connected so that they are compositely controlled by a system controller 5.
システムコントローラ５によって複合的に制御されるように、制御回路２，制御回路３，ＤＲＡＭ４，メモリ６，キーマトリクス７，ディスプレイ８，比較時間メモリ１２，キーマトリクス１３を接続する。 - 特許庁 - A flash memory 4 to memorize programs for conducting control related to travel and work of a construction machine and data control only, and a flash memory 5 to memorize data related to the construction machine only are separately provided.
建設機械の走行、作業及びデータ管理に係わる制御を行うプログラムのみを記憶するフラッシュメモリ４と、建設機械に係わるデータのみを記憶するフラッシュメモリ５とをそれぞれ個別に備える。 - 特許庁 - To provide a cache memory capable of efficiently realizing improvement in performance and reduction in power consumption in cache memory control of a mechanism capable of dynamically controlling a capacity to be operated, and a control method thereof.
動作させる容量を動的に制御可能な機構のキャッシュメモリ制御において性能向上と消費電力低減を効率良く両立させたキャッシュメモリ、およびその制御方法を提供する。 - 特許庁 - To obtain a data memory medium having a data structure called disc control block(DCB) for recording management and control information for data memory media adaptable to future necessities.
将来の必要性に適応することが可能なデータ記憶媒体用の管理及び制御情報を記録するためのディスク制御ブロック(DCB)と呼ばれるデータ構造(108,110,200,300)を有するデータ記憶媒体(100)を提供すること。 - 特許庁 - The second input/output terminal comprises a plurality of terminals, specifies an address from the second control CPU to the second memory and outputs data from the second memory to the second control CPU.
第２の入出力端子は、複数の端子から構成され、第２の制御ＣＰＵから第２のメモリへのアドレス指定、及び、第２のメモリから第２の制御ＣＰＵへのデータ出力を行う。 - 特許庁 - A part of clock signals CK and XCK obtained from the memory control LSI 1 is fed back to the memory control LSI 1 via a wire 102a without being inputted to the DDR-SDRAM 2.
メモリ制御ＬＳＩ１から取得されるクロック信号ＣＫ，ＸＣＫの一部が、配線１０２ａを介して、ＤＤＲ−ＳＤＲＡＭ２に入力されずにメモリ制御ＬＳＩ１に引き戻される。 - 特許庁 - When there are few memory cells to be erased, the erase control circuit performs second erase operation control for setting the bit lines BL1 to BL4 corresponding to the memory cells to be erased at a low potential power source voltage VSS.
消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。 - 特許庁 - The memory access control section 3 reads a variety of information (quantity of remaining ink, month and year of starting using or the like) stored in nonvolatile memories 4 and 5 and stores in a RAM in the memory access control section 3.
メモリアクセス制御部３は、各不揮発性メモリ４，５に格納されている各種の情報（インク残量，使用開始年月等）を読み出してメモリアクセス制御部３内のＲＡＭに格納する。 - 特許庁 - This circuit is provided with at least one pair of memory core which has plural memory cells consisting of capacitors and in which the same data is written, a refresh generating circuit, a refresh control circuit, and read- out control circuit.
キャパシタからなる複数のメモリセルを有し、同一のデータが書き込まれる少なくとも一対のメモリコアと、リフレッシュ発生回路と、リフレッシュ制御回路と、読み出し制御回路とを備えている。 - 特許庁 - The first input/output terminal comprises a plurality of terminals, specifies an address from the first control CPU to the first memory and outputs data from the first memory to the first control CPU.
第１の入出力端子は、複数の端子から構成され、第１の制御ＣＰＵから第１のメモリへのアドレス指定、及び、第１のメモリから第１の制御ＣＰＵへのデータ出力を行う。 - 特許庁 - A second control part generates the voltage adjusting signal and the clock adjusting signal to optimize the power consumption of the semiconductor memory according to an access situation of the semiconductor memory by the first control part.
第２コントロール部は、第１コントロール部による半導体メモリのアクセス状況に応じて、半導体メモリの消費電力を最適にするために、電圧調整信号およびクロック調整信号を生成する。 - 特許庁 - To provide a memory control method for a ring buffer, capable of self-restoring, even when pointer errors occur in a ring buffer memory control device, errors of both pointer addresses.
リングバッファメモリ制御装置において、ポインタにエラーが発生した場合でも、双方のポインタアドレスの誤りを自己修復することができるリングバッファのメモリ制御方法を提供することを目的とする。 - 特許庁 - The semiconductor memory comprises a memory cell array 11, a row control circuit 12 for applying a voltage to a selected word line WL, and a column control circuit 13 for applying a voltage to a selected word line WL.
半導体記憶装置は、メモリセルアレイ１１と、選択されたワード線ＷＬに電圧を印加するロウ制御回路１２と、ワード線ＷＬに電圧を印加するカラム制御回路１３とを備える。 - 特許庁 - The memory access control part 3 reads various information (the residual quantity of ink, a use start data, etc.) stored in the respective nonvolatile memories 4, 5 and stores the information in an RAM in the memory access control part 3.
メモリアクセス制御部３は、各不揮発性メモリ４，５に格納されている各種の情報（インク残量，使用開始年月等）を読み出してメモリアクセス制御部３内のＲＡＭに格納する。 - 特許庁 - In this case, the voltage control circuit 11 supplies a voltage different from the voltage level applied during the ordinary read operation to the word line connected to the control gate of the memory cell of the memory circuit 9.
この際、電圧制御部１１が、メモリ部９のメモリセルの制御ゲートに接続されるワードラインに対し、通常の読み出し動作時に印加する電圧レベルとは異なる電圧を供給する。 - 特許庁 - The memory controller performs access control over the nonvolatile memories responding to an external access instruction and substitution control for substituting another storage area for a storage area of a nonvolatile memory to which an access error occurs.
メモリコントローラは、外部からのアクセス指示に応答する前記不揮発性メモリのアクセス制御、及びアクセスエラーに係る不揮発性メモリの記憶領域を別の記憶領域に代替させる代替制御を行う。 - 特許庁 - In each circuit board 230, frequency information of ON/OFF of a power supply is recorded in a nonvolatile memory 237 by a memory controller 236 independently of software control by a control processor.
各回路基板２３０において、電源のオン・オフの回数情報を制御処理装置によるソフトウェア制御とは独立して、メモリコントローラ２３６にて不揮発性メモリ２３７に記録するようにしている。 - 特許庁 - The control device comprises a single card socket (117) responding to a plurality of memory cards differed in kind; and a plurality of controllers (113, 116) allowing operation control of the memory cards.
互いに種類が異なる複数のメモリカードに対応する単一のカードソケット（１１７）と、上記メモリカードの動作制御を可能とする複数のコントローラ（１１３，１１６）と、上記カードソケットとを設ける。 - 特許庁 - A frequency control data generation circuit 16 comprises an operation circuit 20 and the memory 22, and calculates the frequency control data signal DF from the temperature data signals DT based on the data stored in the memory 22.
周波数制御データ生成回路１６は演算回路２０およびメモリ２２から構成され、メモリ２２のデータに基づいて温度データ信号ＤＴから周波数制御データ信号ＤＦを算出する。 - 特許庁 - The temperature of the memory 24 is recognized by a microcomputer circuit 32 in accordance with the detection signal and a control signal corresponding to the temperature condition of the memory 24 is output to a pump control circuit 33.
マイクロコンピュータ回路３２において検出信号に基づいてメモリ２４の温度が認識され、メモリ２４の温度状態に対応した制御信号がポンプ制御回路３３に出力される。 - 特許庁 - A memory control means is provided in the control part 1 so as not to store duplicatedly the data in the memory 2, by making it transited from the monitoring mode to the registration mode, when the abnormality is detected to be notified.
異常が検出されて報知されるときに監視モードから登録モードに移行させ、データがメモリ２に重複して格納されないようにするメモリ制御手段を制御部１に設ける。 - 特許庁 - A DDR memory is constituted of a data input circuit 9 for DDR only, a data input circuit 10 for SDR only, a word line control circuit 21, a bit line control circuit 22, and a memory cell array 23.
ＤＤＲメモリは、ＤＤＲ専用データ入力回路９、ＳＤＲ専用データ入力回路１０、ワード線制御回路２１、ビット線制御回路２２、及び、メモリセルアレイ２３で構成される。 - 特許庁 - To reflect control of communication via a buffer memory such as band allocation control, for example, with a delay time of data remained in the buffer memory in a communication apparatus.
通信装置において、バッファメモリに残っているデータの遅延時間を、例えば帯域割り当て制御というような、バッファメモリを介する通信の制御に反映可能とすることを目的としている。 - 特許庁 - A first control part has a control input/output circuit operated according to the second power source voltage connected to the memory input/output circuit, and operated synchronizing with the clock signal in order to access the semiconductor memory.
第１コントロール部は、半導体メモリをアクセスするために、メモリ入出力回路に接続され第２電源電圧に応じて動作する制御入出力回路を有し、クロック信号に同期して動作する。 - 特許庁 - Consequently, the memory controller 10 of the memory device 100 can always use the control bus 102 for the DIMMs 11a to 11d to improve the use efficiency of the control signal bus 102.
これによって、メモリ装置１００によれば、メモリコントローラ１０がＤＩＭＭ１１ａ〜１１ｄに対して制御信号バス１０２を常時使用することができ、制御信号バス１０２の使用効率が向上する。 - 特許庁 - When receiving the interrupt signal from the interrupt control part 16, the CPU 15 executes a wait process and prohibits access to an external memory 13 through a memory control part 17 only in the reception data introduction section.
ＣＰＵ１５は、割り込み制御部１６から割り込み信号を受信すると、ウェイト処理を行って、受信データ取込み区間だけ、メモリ制御部１７を介して外部メモリ１３へのアクセスを禁止する。 - 特許庁 - To provide a memory device capable of attaining speed-up of processing by reduction in access to an auxiliary memory device and protection of data to power supply interruption, and to provide a cache control method and a cache control program.
補助記憶装置へのアクセス低減による処理の高速化と、電源断に対するデータ保護を図ることができるメモリ装置、キャッシュ制御方法、およびキャッシュ制御プログラムを提供する。 - 特許庁 - When a record button 52 is pressed, image data corresponding to an image displayed on the monitor 56 are read from the frame memory 51, supplied to a memory card 13 and recorded by the control of a control circuit 14.
記録釦５２が押されると、制御回路１４の制御により、モニタ５６に表示されている画像に対応する画像データがフレームメモリ５１から読み出され、メモリカード１３に供給され、記録される。 - 特許庁 - The image processor 7 is constituted to have one image memory 13, a memory control means 10, a control circuit 11, an AD converter 12, a DA converter 16, a decoder 14 and a character generator 15.
画像処理装置７は、一つの画像メモリ１３、メモリ制御手段１０、制御回路１１、ＡＤコンバータ１２、ＤＡコンバータ１６、デコード器１４及びキャラクタ生成器１５で構成されている。 - 特許庁 - Also, the page buffer circuit includes a mode control part for making easy access for both planes through a main bus in the user mode and access for both planes by the memory array controller in a memory control mode.
また、ページバッファ回路は、ユーザモードにあるメインバスを通じた両プレーンへのアクセス、メモリ制御モードにあるメモリアレイコントローラによる両プレーンへのアクセスを容易にするためのモード制御部を含んでいる。 - 特許庁 - CONTROL METHOD FOR INTERNAL POWER SOURCE VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR DEVICE, CONTROL METHOD FOR INTERNAL POWER SOURCE VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR MEMORY, AND INTERNAL POWER SOURCE VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR MEMORY
半導体装置の内部電源電圧生成回路の制御方法、半導体記憶装置の内部電源電圧生成回路の制御方法及び半導体記憶装置の内部電源電圧生成回路 - 特許庁 - However, a read control of each memory block is performed for individual sub-fields by a display address control part 330, and the memory blocks not involved in the sub-field is set to a read inhibition state.
但し、各メモリブロックの読出し制御は、表示アドレス制御部３３０によって、サブフィールド毎に個別に実行され、該サブフィールドに関連しないメモリブロックは読出し禁止状態に設定される。 - 特許庁 - To provide a memory card control system separating memory card signals of two systems by an analog switch or the like, minimizing an increase in the cost of the system, and preventing the collision of the signals of memory cards of two systems, and controlling the memory cards of the two systems by an interface of one system.
２系統のメモリカード信号をアナログスイッチなどにより分離し、コストアップを最小限に抑え、メモリカード同士の信号の衝突を回避し、２系統のメモリカードを１系統のインターフェースで制御するメモリカード制御システムを提供する。 - 特許庁 - A control circuit gives a threshold voltage distribution at least a part of which is negative to a memory cell, thereby deleting the holding data of the memory cell, while giving a plurality of positive threshold voltage distributions to the memory cell, thereby writing a plurality of data in the memory cell.
制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルの保持データを消去する一方、メモリセルに正の複数通りの閾値電圧分布を与え、これによりメモリセルに複数通りのデータを書き込む。 - 特許庁 - To provide a clock signal control method and device of a synchronous memory, a synchronous memory controller and a synchronous memory for reducing power consumption with high precision by controlling the supply of a clock signal to the synchronous memory to the minimum.
同期型メモリへのクロック信号の供給を必要最低限に制御することで、高い精度で消費電力を削減できる同期型メモリのクロック信号制御方法および装置、同期型メモリ制御装置、並びに、同期型メモリを提供する。 - 特許庁 - A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.
不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁 - A memory control circuit includes: a command distribution means for discriminating an access class and an access address to a memory device, and for issuing an access command to the memory device; and a command issuing means for issuing an access command to the actual memory device.
メモリ制御回路は、メモリデバイスへのアクセス種別およびアクセスアドレスを判別し適切なメモリデバイスに対してアクセスコマンドを発行させるコマンド振り分け手段と、実際のメモリデバイスにアクセスコマンドを発行させるコマンド発行手段とを備える。 - 特許庁 - To provide a cache memory control circuit that caches data in a plurality of memory spaces in a cache memory, and reduces power consumption without reducing an operating frequency of a processor or increasing the latency of memory access.
複数のメモリ空間のデータをキャッシュメモリにキャッシュするキャッシュメモリ制御回路において、プロセッサの動作周波数の低減及びメモリアクセスのレイテンシの増加をさせることなく、消費電力を低減することができるキャッシュメモリ制御回路を提供する。 - 特許庁 - To reliably keep control data at the time of turning off an ignition switch while lowering a dark current of a volatile memory and reducing the number of writings into a non-volatile memory in an electronic controller comprising the volatile memory and the non-volatile memory.
揮発性メモリ及び不揮発性メモリを備えた車両用電子制御装置において、揮発性メモリの暗電流を低減するとともに、不揮発性メモリへの書き込み回数を低減しつつ、イグニッションのオフ時に確実に制御データを保持すること。 - 特許庁 - The memory device includes a memory control part for writing into the memory area data received from the information processor in response to a writing request and reading out data from the memory area in response to a reading-out request to transfer it to the information processor.
記憶装置は、書き込み要求に応じて情報処理装置から受領したデータを記憶領域へ書き込むと共に、読み出し要求に応じて記憶領域からデータを読み出して情報処理装置に転送する記憶制御部を含む。 - 特許庁 - A processor system connected to an external memory includes a main processor, a communication processor equipped with an internal memory and a communication interface, and a memory control means which controls permission for use of the external memory and which is accessed by both the main processor and the communication processor.
外部メモリに接続されたプロセッサシステムは、メインプロセッサと、内部メモリ及び通信インタフェースを備えた通信プロセッサと、メインプロセッサ及び通信プロセッサが共通にアクセス可能な、外部メモリの使用の可否を制御するメモリ制御手段と、を備える。 - 特許庁 - A control unit 11 sets a memory ID of a memory card that is the external device of the transfer destination, creates image data based on a received print instruction, and stores the image data in a storage means associatively with the memory ID of the memory card of the transfer destination.
制御部１１は、転送先の外部装置であるメモリカードのメモリＩＤを設定しておき、受け付けた印刷指示に基づいてイメージデータを作成し、イメージデータを転送先のメモリカードのメモリＩＤと関連づけて記憶手段に記憶する。 - 特許庁 - Since the first memory region and the second memory region are independent each other and access control is performed, normal read-out access operation can be performed for the second memory region while performing read-out of operation information for the first memory region.
第１メモリ領域と第２メモリ領域とは互いに独立してアクセス制御が行われるので、第１メモリ領域に対して動作情報の読出しを行いながら、第２メモリ領域に対して通常の読出しアクセス動作を行うことができる。 - 特許庁 - When a test history exists at the time of conducting the test, a backup memory control part 4 selects a backup memory 3 storing pertinent switching information, switching information is transferred to a switching information storage memory 5 from the backup memory 3, and the test is conducted.
試験実行時、試験履歴がある場合、該当するスイッチング情報を格納するバックアップメモリ３をバックアップメモリ制御部４により選択し、そのバックアップメモリ３よりスイッチング情報格納メモリ５にスイッチング情報を転送し、試験を実施する。 - 特許庁 - A flash memory comprises memory cell arrays MA and MB including nonvolatile memory cells; multi-value flag parts 15A and 15B, and a control CPU 16 for controlling writing, reading and erasing of data to the memory cell arrays and the multi-value flag parts.
本発明の実施の形態によるフラッシュメモリは、不揮発性メモリセルを含むメモリセルアレイＭＡ、ＭＢと、多値フラグ部１５Ａ、１５Ｂと、メモリセルアレイおよび多値フラグ部に対するデータの書込み、読出し、消去を制御する制御用ＣＰＵ１６とを備える。 - 特許庁 - This flash memory is provided with memory cell arrays MA, MB including a non-volatile memory cell, multi-level flag sections 15A, 15B, and a CPU 16 for control controlling write-in, read-out, and erasion of data for a memory cell array and a multi-level flag section.
本発明の実施の形態によるフラッシュメモリは、不揮発性メモリセルを含むメモリセルアレイＭＡ、ＭＢと、多値フラグ部１５Ａ、１５Ｂと、メモリセルアレイおよび多値フラグ部に対するデータの書込み、読出し、消去を制御する制御用ＣＰＵ１６とを備える。 - 特許庁 - The data rewriter comprises the first nonvolatile memory 6 connected to the master computer 5, and the second nonvolatile memory 9 connected to the slave computer 8, and stores the same control data in the first nonvolatile memory and the second nonvolatile memory.
マスターコンピュータ（５）に接続する第１の不揮発性メモリ（６）と、スレーブコンピュータ（８）に接続する第２の不揮発性メモリ（９）とを備え、第１の不揮発性メモリ及び第２の不揮発性メモリに、同一の調整データを記憶するデータ書き換え装置である。 - 特許庁 - To reduce power consumption by separating an image memory of a color copying machine into a color memory and a black/white memory, individually carrying out power control in response to an operating mode, and controlling the stop of power application (brought into a self-refresh mode) to the color memory.
カラー複写機の画像メモリをカラーメモリ、白黒メモリと分けて動作モードに応じて個別に電力制御を行い、白黒コピー時はカラーメモリ部の電源供給を止める（セルフリフレッシュモードにする）ような制御を行い消費電力低減をはかる。 - 特許庁 - A memory block evacuation control part 14 stores contents of the memory block #1 selected by the memory management part 16 into a storage device 12 by a block size amount, and stores allocated virtual memory address information into the storage device 12 as management information.
メモリブロック退避制御部１４は、メモリ管理部１６で選択されたメモリブロック＃１の内容をブロックサイズ分、ストレージデバイス１２に格納するとともに、管理情報として、割り当てられていた仮想メモリアドレス情報をストレージデバイス１２に格納する。 - 特許庁
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