「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 57 58 59 60 61 62 63 64 65 .... 274 275 次へ＞- There are provided the motor control system 117, a memory section 95, a torque sensor 17, a propulsion force calculating section 76 and an output control section 77.
モータ制御システム１１７、記憶部９５と、トルクセンサ１７と、推力算出部７６と、出力制御部７７と、を備えている。 - 特許庁 - An optical module 11 comprises a laser diode 13, a thermoelectric element 15, a current control circuit 17, a memory element 19, and a control circuit 21.
光モジュール１１は、レーザダイオード１３、熱電素子１５、電流制御回路１７、メモリ素子１９、および制御回路２１を備える。 - 特許庁 - A control circuit of the printer 1 is equipped with a main control circuit, an opening/closing sensor 71 for detecting the opening/closing of the front cover 31, and a memory.
プリンタ１の制御回路は、主制御回路と、前面カバー３１の開閉を検知する開閉センサ７１と、メモリとを備えている。 - 特許庁 - In an ordinary image processing step, image data are inputted to and outputted from a storage section 34 under control by a memory control section 30.
通常の画像処理過程においては、記憶制御部３０の制御の下で画像データが記憶部３４に対し入出力される。 - 特許庁 - By reading the information from the memory, the control of life and the control of image quality are accurately performed in the image forming apparatus (20).
画像形成装置（２０）では、メモリからこれらの情報を読み込むことで寿命管理や画質管理を的確に行うことができる。 - 特許庁 - The control data of the ECU 11 is updated to the new control data by attaching the memory card 112 to the ECU 11 by the user 1.
ユーザ１がメモリカード１１２をＥＣＵ１１に装着することにより、ＥＣＵ１１の制御データは新規制御データに更新される。 - 特許庁 - Control programs PG3' and PG9' that are update versions of control programs PG3 and PG9 are stored in a free area of a program memory 23.
プログラムメモリ２３の空き領域に、制御プログラムＰＧ３，ＰＧ９の更新版である制御プログラムＰＧ３’，ＰＧ９’を格納する。 - 特許庁 - Reception data from the Internet are stored in the RAM (12) and then stored in the file storage flash memory under control of the control unit.
インターネットからの受信データは、制御部の制御の下に、ＲＡＭ（１２）に格納された後ファイルストレージ用フラッシュメモリに格納する。 - 特許庁 - An operation control circuit simultaneously refreshes the first and second memory cells in response to a refresh control signal in a low power consumption mode.
動作制御回路は、低消費電力モード中に、リフレッシュ制御信号に応答して、第１および第２メモリセルを同時にリフレッシュする。 - 特許庁 - To provide a control circuit having control circuits and a memory shared to different devices of a liquid crystal display device and a thermal printing head.
液晶表示装置とサーマルプリントヘッドという異なるデバイスに対し、制御回路とメモリを共有化した制御回路を提供する。 - 特許庁 - A memory chip 1 has plural EEPROM circuits 2 incorporating a control circuit-performing write-in sequence control in it respectively.
メモリチップ１は、それぞれ内部に書き込みシーケンス制御を行う制御回路を内蔵した複数のＥＥＰＲＯＭ回路２を有する。 - 特許庁 - STORAGE SYSTEM AND STORAGE CONTROL METHOD FOR PERFORMING ACCESS EXCLUSIVE CONTROL FOR EVERY STORAGE AREA UNIT CONSTITUTING STORAGE AREA OF MEMORY
記憶装置の記憶領域を構成する各記憶領域単位毎にアクセス排他制御を行うストレージシステム及び記憶制御方法 - 特許庁 - In an image transfer control unit, control is performed by the MB unit so that an access to a frame memory exclusively occurs between modules.
画像転送制御部において、各モジュール間で排他的にフレームメモリへのアクセスが発生するように、ＭＢ単位で制御を行う。 - 特許庁 - A control program and a control data of an engine 10 are recorded in a non-volatile flash memory which can be rewritten in the ECU 20.
エンジン１０の制御プログラムおよび制御データはＥＣＵ２０内の書き換え可能で不揮発性のフラッシュメモリに記録されている。 - 特許庁 - The DSU 23 is provided with a control register 23a in which control information is set and maps the exclusive memory 24 in an emulator space based on the control information set in the control register 23a.
ＤＳＵ２３は制御情報が設定される制御レジスタ２３ａを備え、該制御レジスタ２３ａに設定された制御情報に基づいて、専用メモリ２４をエミュレータ空間にマッピングする。 - 特許庁 - A control part 17 is provided with the CPU 17a for the centralized control and a peripheral control circuit 17b and the information on the individual operation switches 14x and for the brake operations and the control programs are stored into a memory unit 18.
制御部１７に集中制御するＣＰＵ１７ａと周辺制御回路１７ｂを設け、記憶装置１８に各操作スイッチ１４ｘとブレーキ動作情報及び制御プログラムを記憶させる。 - 特許庁 - A control result is detected and when the result is not proper, the error component is fed back to the control and white balance control to the signal stored in the memory is repeated until the control result is proper.
制御結果を検出し結果が適正でない場合に誤差分を制御にフィードバックして制御結果が適正になるまでメモリに記憶した信号に対するホワイトバランス制御を繰り返す。 - 特許庁 - A channel manager circuit (5) reads out control information of each DMA channel in a control memory (40) sequentially, analyzes it, and carries out state processing (DMA control) according to the sequence of the divided DMA control.
チャネルマネージャ回路（５）が、制御メモリ（４０）の各ＤＭＡチャネルの制御情報を順次読み出し、解析し、分割されたＤＭＡ制御のシーケンスに応じて、ステート処理（ＤＭＡ制御）を行う。 - 特許庁 - A semiconductor memory device 1 consists of: the nonvolatile memory 2, such as a flash memory; a control part 3 which controls writing and deletion of data; and an interface 4 for input/output of data.
半導体メモリ装置１を、フラッシュメモリ等の不揮発性メモリ２と、データの書き込みおよび消去等の制御を行う制御部３と、データの入出力を行うためのインタフェース４とにより構成する。 - 特許庁 - To provide a method and apparatus for memory control for time alignment capable of reducing the time to access a memory by reducing the capacity of a time alignment memory and effectively using the high-speed access performance of an SDRAM.
タイムアライメント用メモリ制御方法又は制御装置において、タイムアライメント用メモリの容量を削減し、ＳＤＲＡＭの高速アクセス性能を有効に利用して、メモリに対するアクセス時間を短縮する。 - 特許庁 - The image memory control part reads the stored compressed data, decompresses the compressed data and stores (arranges) the decompressed data in the image memory when the processing of the N-th page is finished (image memory clearance).
画像メモリ制御部は、Ｎ頁目の処理が終了（画像メモリクリア）した時点で、記憶された圧縮データを読み出して、圧縮データの伸張処理を行い、伸張データを画像メモリに記憶（配置）する。 - 特許庁 - To provide an electronic control device enabling to initialize a volatile memory more efficiently by determining whether the volatile memory is required to be initialized or not in accordance with the condition of supplying power to the volatile memory.
揮発性メモリへの給電状態に基づき揮発性メモリの初期化の要否を判定したことにより、揮発性メモリの初期化の効率化が図られた電子制御装置を提供する。 - 特許庁 - To provide a common memory access management device which is free of malfunction in processing that multiple processes perform by using a common memory without performing exclusive control over the common memory by hardware.
共有メモリに対してハードウェアによる排他制御を行わなくても、当該共有メモリを用いて複数のプロセスが行う処理に誤動作が発生することのない共有メモリアクセス管理装置を提供する。 - 特許庁 - When the structure of directories of a memory card matches a storage memory of a data reader (S1), a control part reads a management file of the memory card and holds the generation date of the folder and the pointer of the folder (S2).
メモリカードのディレクトリの構造がデータ読取装置の保存記憶メモリと一致する場合（Ｓ１）、制御部はメモリカードの管理ファイルを読んでフォルダの作成日付とフォルダとのポインタを保持する（Ｓ２）。 - 特許庁 - This disk device includes a control part including a nonvolatile memory whose rewriting frequency is restricted, a disk and a memory management table for managing the correspondence relation between the logical address (LBA: Logical Block Address) of the nonvolatile memory with a physical address.
本発明は、書き換え回数に制限のある不揮発メモリ、ディスク、及び不揮発メモリの論理アドレス（LBA：Logical Block Address）と物理アドレスとの対応関係を管理するメモリ管理テーブルを含む制御部を有する。 - 特許庁 - The storage device includes: a nonvolatile memory cell array; and a memory control circuit executing data write into and data read from the memory cell array in access units of N bits (N is a prescribed integer of 2 or above).
記憶装置は、不揮発性のメモリーセルアレイと、Ｎビット（Ｎは２以上の所定の整数）のアクセス単位でメモリーセルアレイのデータ書き込みとデータ読み出しを実行するメモリー制御回路と、を備える。 - 特許庁 - The object program generation processing means generates, from the result of checking the memory access status, an object program for dynamically controlling and using a cache memory by means of a software control function of the cache memory.
目的プログラム生成処理手段は、メモリアクセス状況の調査結果から、キャッシュメモリのソフトウェア制御機能を用いて動的にキャッシュメモリを制御し利用する目的プログラムを作成する。 - 特許庁 - The memory device 1 with a biometric authentication function includes a first memory 10, a second memory 20, a control part 30, a biological information acquisition part 40, and a first external interface part 50.
本発明の生体認証機能付きメモリー装置１は、第１のメモリー１０と、第２のメモリー２０と、制御部３０と、生体情報取得部４０と、第１の外部インターフェース部５０と、を含む。 - 特許庁 - This memory is provided with non-volatile memory cells 41 having a ferroelectric capacitor 42 and a control section 11 comprising a refresh- controller for rewriting data in the non-volatile memory cells 41.
このメモリは、強誘電体キャパシタ４２を有する不揮発性のメモリセル４１と、その不揮発性のメモリセル４１に対して再書き込みするためのリフレッシュコントローラを含む制御部１１とを備えている。 - 特許庁 - A memory control part 12 periodically allocates time slots to buffer memory parts 21 to 25 and controls the access between the corresponding buffer memory part and a synchronizing RAM 11 in every time slot.
メモリ制御部１２は、バッファメモリ部２１〜２５の各々に対しタイムスロットを周期的に割り当て、各タイムスロットにおいて、対応するバッファメモリ部と同期式ＲＡＭ１１との間のアクセスを制御する。 - 特許庁 - A first memory control unit 10e decreases the time-out value of the communication data in the second memory 10d at the interval of prescribed time and erases the communication data, with which the time-out value becomes zero, from the second memory 10d.
第１のメモリ制御装置１０ｅは，第２のメモリ１０ｄの通信データのタイムアウト値を所定の時間ごとに減じ，ゼロとなった通信データを第２のメモリ１０ｄから消去する。 - 特許庁 - This device is provided with a nonvolatile memory 13 for storing information, and a memory control section 33 for erasing the information stored in the nonvolatile memory 13 when power is supplied and storing information when power is cut off.
情報を記憶する不揮発性メモリ１３と、不揮発性メモリ１３に記憶する情報を、電源の供給時に消去し、電源の遮断時に記憶させるメモリ制御部３３と、を備える。 - 特許庁 - This magnetic tape device is provided with a memory part for storing output data from a drive and a memory control part for analyzing/modifying the stored data of the memory part when a format violation of data read from a magnetic tape is detected.
ドライブからの出力データをストアするメモリ部と、磁気テープから読み出したデータのフォーマット違反が検出された場合に前記メモリ部のストアデータを解析・修正するメモリ制御部とを設ける。 - 特許庁 - To provide a system provided with a non-volatile semiconductor memory such that memory control of a non-volatile semiconductor memory in which erasion can be electrically performed can be simply performed and the operability is improved.
電気的に消去が可能にされた不揮発性半導体記憶装置のメモリ管理が簡便に行え、使い勝手を良くした不揮発性半導体記憶装置を備えたシステムを提供する。 - 特許庁 - The memory access circuit is provided with a test data generation circuit for generating test data and a memory access test control circuit for outputting a memory write test start signal in response to an external synchronizing signal.
メモリアクセス回路は、テストデータを生成するテストデータ生成回路と、外部同期信号に応答してメモリ書き込みテストスタート信号を出力するメモリアクセステスト制御回路とを具備する構成である。 - 特許庁 - After the lapse of the predetermined time, the control data stored in the volatile-memory 42 are written into the non-volatile memory 9, and then power supply to the volatile memory 42 from a power circuit 7 is stopped.
所定時間経過すると、揮発性メモリ４２に記憶された制御データは不揮発性メモリ９に書き込まれ、その後、電源回路７から揮発性メモリ４２への電源供給が停止される。 - 特許庁 - A read control memory 4 stores addresses of the switch buffer 1 or the message memory 2 and a transmission instruction flag, denoting whether the address is an address of the switch buffer 1 or the address of the message memory 2 for each channel.
リードコントロールメモリ４には、各チャネル毎に、スイッチバッファ１又はメッセージメモリ２のアドレスと、このアドレスがスイッチバッファ１のアドレスかメッセージメモリ２のアドレスかを示す送出指示フラグが記憶される。 - 特許庁 - Insulator films 5 are formed between a memory gate electrode MG of a split gate type nonvolatile memory and a p-type well PW1, and between a control gate electrode CG and the memory gate electrode MG.
スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。 - 特許庁 - This memory control device starts a memory read access at the time of setting an address and stores the read data in FIFO in a signal processor so as to perform the memory read access from the CPU at a high speed.
アドレスを設定した時点でメモリへのリードアクセスを開始し，読み出したデータを信号処理装置内のＦＩＦＯに格納することによって，ＣＰＵからのメモリリードアクセスを高速に行なうことができる。 - 特許庁 - To provide a memory controller efficiently performing the read and/or write control of data to a memory and an information processor provided with such a memory controller.
本発明は、メモリに対するデータの読み出し及び／又は書き込み制御を効率よく行うメモリ制御装置と、このようなメモリ制御装置を含む情報処理装置を提供することを目的とする。 - 特許庁 - In a setting register 543 in the memory control part 82, an address of a left upper pixel of a frame image FM-IMG, memory mapping information, and information associated with functions that a memory 86 has are set.
また，メモリ制御部８２内の設定レジスタ５４３には，フレーム画像ＦＭ−ＩＭＧの左上画素のアドレスや，メモリマッピング情報や，メモリ８６が有する機能についての情報が設定される。 - 特許庁 - Since the control section writes in the memory card of the copy destination while reading the information sequentially from the memory card of the copy source, an internal memory of large storage capacity is not required unlike a conventional copying device.
制御部がコピー元のメモリカードから情報を順次に読み出しながら、コピー先のメモリカードへの書込みを行うので、従来のコピー装置のように記憶容量の大きな内部メモリを必要としない。 - 特許庁 - A work memory 3 for storing data subjected to processing by the signal processing part 4 has a capacity for at least N×M taps, and data from the image memory 1 is written thereon by the memory control part 2.
信号処理部４が処理対象とするデータを格納するためのワークメモリ３は、少なくともＮ×Ｍタップ分の容量を有し、メモリ制御部２によって、画像メモリ１からのデータが書き込まれる。 - 特許庁 - On the basis of the bus occupancy ratio S and the operating conditions of the respective DMA control parts, the operating modes of respective memory blocks 71-74 provided in a memory 7 are respectively controlled by a memory controller part 9.
そして、バス占有率Ｓおよび各ＤＭＡ制御部の動作状況に基づき、メモリコントローラ部９によってメモリ７に備わる各メモリブロック７１〜７４の動作モードがそれぞれ制御される。 - 特許庁 - The transfer control means 1a-5, when receiving data, extracts a memory address and received data from the data, and writes the received data to the distributed shared memory space 1a-3-2 of the memory address.
また、転送制御手段１ａ−５は、データを受信すると、該データからメモリ番地と受信データを抽出し、該メモリ番地の分散共有メモリ領域１ａ−３−２に、該受信データを書込む。 - 特許庁 - Then, the copy of a program from the program memory 3 to the main storage memory is started, and when the copy is ended, the interrupting circuit 13 is turned on according to a control signal, and the power supply to the program memory 3 is interrupted.
次に、プログラムメモリ３から主記憶メモリへのプログラムのコピーが開始され、コピーが終了するとコントロール信号により遮断回路１３をオンにして、プログラムメモリ３への電源供給を遮断する。 - 特許庁 - An imaging apparatus is provided with a plurality of image processing circuits (11-15), a memory (18) having a real address space, a memory management device (20) performing a virtual memory control, and a CPU (10) controlling the image processing circuits.
撮像装置は、複数の画像処理回路（１１〜１５）と、実アドレス空間を有するメモリ（１８）と、仮想メモリ制御を行うメモリ管理装置（２０）と、画像処理回路を制御するＣＰＵ（１０）とを備える。 - 特許庁 - To provide a line memory, an image reader, and a line memory control method, which can change the arrangement of pixel data in image data without increasing the cost by using a line memory.
ラインメモリ使用によるコストアップなどを必要とすることなく、画像データにおける画素データの並びを変更することができるラインメモリ、画像読取装置およびラインメモリ制御方法を提供する。 - 特許庁 - The memory device control unit 102 interposed between the memory device 103 and a host device 101 includes a data transfer means 123 which transfers data to and from the memory device in synchronization with a clock signal.
メモリデバイス１０３とホスト装置１０１の間に介在するメモリデバイス制御装置１０２は、クロック信号に同期してメモリデバイスとの間でデータを転送するデータ転送手段１２３を備える。 - 特許庁 - To provide a distributed shared memory system which enables memory write in unit of transaction with atomicity in an operation node to be transferred to a reserve node and to provide a distributed shared memory system control method.
運用ノードにおけるアトミック性を持ったトランザクション単位のメモリライトを予備ノードに転送することが可能な分散共有メモリシステム及び分散共有メモリシステム制御方法を提供する。 - 特許庁
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