「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 67 68 69 70 71 72 73 74 75 .... 274 275 次へ＞- The imaging apparatus has an energy saving mode and comprises an engine control section 40, a printer control section 50, the nonvolatile memory 60, an operation control section 61, an operating section 62, and a communication control section 63.
画像形成装置は、待機時の消費電力を低減させる省エネルギーモードと、エンジン制御部４０、プリンタ制御部５０、不揮発メモリ装置６０、動作制御部６１、操作部６２、通信制御部６３とを有している。 - 特許庁 - The three-way connection control means 103 includes a bus-memory connection controller connected to address buses and control buses of the respective buses 111, 112, 113 to transfer address and control signals therebetween, and for generating a data bus control signal.
該三叉路接続コントロール手段103は、各バス111、112、113のアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号発生用のバス・メモリ接続コントローラを有する。 - 特許庁 - An updating method communicates with outside equipment 101 by an interface control program at first, acquires an interface control program part of a new control program, and substitutes to a memory region 116 storing equipment control program.
まず、インターフェース制御プログラムにより外部機器１０１と通信を行い、新しい制御プログラムのインターフェース制御プログラム部分を取得し、機器制御プログラムが格納されているメモリ領域１１６へ上書きを行う。 - 特許庁 - Control information (3d_graphics_offset, 3d_graphics_offset_direction) of offset control is present in a caption stream, and the control information of offset control includes an offset sequence specifying offset control of a plane memory when reproducing graphics, which should be combined with picture data, in a one-plane offset mode.
字幕ストリーム内にオフセット制御の制御情報(3d_graphics_offset,3d_graphics_offset_deirection)が存在しており、オフセット制御の制御情報は、ピクチャデータと合成すべきグラフィクスを、ワンプレーンオフセットモードで再生する場合におけるプレーンメモリのオフセット制御を規定するオフセットシーケンスを含む。 - 特許庁 - An old control substrate 1, replaced by a new control substrate 1', and the new control substrate 1' are provided with wireless communication means 4, 4' respectively to transmit data, stored in the data memory means 3 of the old control substrate 1, to the new control substrate 1' through the wireless communication means 4, 4'.
交換する新旧両制御基板１，１′にそれぞれ無線通信手段４，４′を設け、旧制御基板１のデータ記憶手段３に記憶されたデータを上記無線通信手段４，４′を介して新制御基板１′に転送する。 - 特許庁 - Control information (3D_graphics_offset, 3D_graphics_offset_direction) of offset control is present in a caption stream and the control information of offset control includes an offset sequence that defines offset control of a plane memory when playing back graphics to be combined with picture data under an one-plane offset mode.
字幕ストリーム内にオフセット制御の制御情報(3d_graphics_offset,3d_graphics_offset_deirection)が存在しており、オフセット制御の制御情報は、ピクチャデータと合成すべきグラフィクスを、ワンプレーンオフセットモードで再生する場合におけるプレーンメモリのオフセット制御を規定するオフセットシーケンスを含む。 - 特許庁 - The control means 4 is provided with a measuring means 41 provided with the first timer 41A and the second timer 41B, an input control means 42, a measurement control means 43, a display control means 44, an announcement control means 45, and a memory 46.
制御手段４は、第一タイマ４１Ａおよび第二タイマ４１Ｂを備える計測手段４１と、入力制御手段４２と、計測制御手段４３と、表示制御手段４４と、告知制御手段４５と、メモリ４６とを備える。 - 特許庁 - Various vehicle electronic control devices, for example, an engine control device, a brake control device and a transmission control device are mounted on a vehicle and various pieces of vehicle abnormality information are stored in a nonvolatile memory in each vehicle electronic control device.
車両には各種の車両電子制御装置として、例えばエンジン制御装置、ブレーキ制御装置、トランスミッション制御装置が搭載され、各車両電子制御装置には種々の車両異常情報が不揮発性メモリに記憶されている。 - 特許庁 - Also, the memory 24 includes a trace information storage part 242 for storing trace information about the control of reading or writing to the first nonvolatile semiconductor memory 25, so that memory damp of the trace information can be performed to a second nonvolatile semiconductor memory 26.
また、メモリ２４には、第１の不揮発性半導体メモリ２５に対する、読み出し又は書き込み制御に関するトレース情報を格納するトレース情報格納部２４２を備え、トレース情報を第２の不揮発性半導体メモリ２６へメモリダンプできるようにした。 - 特許庁 - By an electronic circuit electrically connected to a memory array which is composed of a plurality of memory cells, voltages are applied to a selection gate for constituting the memory cell, a memory gate, a well, a source and a drain to control operation such as the writing, erasing, application of an alleviation pulse, and verification.
複数のメモリセルから構成されたメモリアレイに対して電気的に接続された電子回路が、メモリセルを構成する選択ゲート、メモリゲート、ウェル、ソース、およびドレインに電圧を印加し、書込み、消去、緩和パルス印加、ベリファイなどの動作の制御を行う。 - 特許庁 - When there is at least one memory bank for responding the above command and performing read for the memory information, the control part makes the remaining memory banks perform the dummy read for the memory information in parallel to its read, and invalidates the read result by the above dummy read.
制御部は、前記コマンドに応答して記憶情報の読出しを行うメモリバンクが少なくとも一つあるとき、その読出しに並行して残りのメモリバンクに記憶情報のダミー読出しを実行させ、前記ダミー読出しによる読出し結果を無効にする。 - 特許庁 - This device is designed to perform a control for storing, when the size of firmware to be updated is smaller than the capacity of a flash memory, the firmware in the flash memory, and dividedly storing, when it is larger than the capacity of the flash memory, the firmware in the flash memory and a magnetic disk device.
更新するファームウエアのサイズがフラッシュメモリの容量より小さいときはファームウエアをフラッシュメモリに格納し、ファームウエアがフラッシュメモリの容量よりも大きいときはファームウエアをフラッシュメモリと磁気ディスク装置に分割して格納する制御を行う構成とする。 - 特許庁 - This memory control unit is provided with a CPU 1 as a detecting means for detecting wiring length data wired in an extended memory board 12 when the extended memory board 12 having a means for storing wiring length data internally wired with a memory device is mounted.
メモリデバイスと内部で配線される配線長データを格納する手段を備えた拡張メモリボード１２が装着された際に、拡張メモリボード１２内で配線される配線長データを検出する検出手段としてのＣＰＵ１を備えたメモリ制御装置。 - 特許庁 - The video signal processing device is provided with a line memory 1 and a memory control means 2 which controls the line memory 1 so as to invert the video signal right-left by alternately switching line by line between the ascending order and the descending order of addresses written in the line memory 1 in performing right-left inversion processing.
左右反転処理を行う場合に、１ラインごとにラインメモリ１への書き込みアドレスの昇順と降順とを交互に切り替えることで前記映像信号を左右反転するように前記ラインメモリ１を制御するメモリ制御手段２とを備えた。 - 特許庁 - An external memory BIST 21, which tests a nonvolatile semiconductor memory which is an external memory, is provided with a bad block address management table having a function which monitors block addresses, stores bad block addresses and perform test control in a test of nonvolatile semiconductor memory 4.
外部メモリである不揮発性半導体メモリをテストする外部メモリＢＩＳＴ２１には、不揮発性半導体メモリ４のテストにおいて、ブロックアドレスの監視、バッドブロックアドレスの格納、ならびにテスト制御などの機能を有するバッドブロックアドレス管理テーブルが設けられている。 - 特許庁 - To provide a non-volatile semiconductor memory, its data input/output control method, and a memory application system in which page size of a non-volatile semiconductor memory can be extended independently of the memory application system and high speed read and write operation can be attained.
不揮発性半導体メモリ装置のページサイズはメモリ応用システムに関係なく拡張でき、高速読み出し／書き込み動作を達成できる不揮発性半導体メモリ装置、それのデータ入／出力制御方法およびメモリ応用システムを提供すること。 - 特許庁 - In S12, a control part (CPU) 10 writes all-white (or all-black) data in the designated area of the memory or in the whole area of the memory, and internally issues a pseudo job that image data are inputted to the designated area of the memory or to the all area of the memory.
Ｓ１２において、制御部（ＣＰＵ）１０が、メモリの指定領域またはメモリの全領域に、全白（または全黒）のデータをライトし、そして、擬似的に、メモリの指定領域またはメモリの全領域に画像データが入力されたというジョブを内部で発行する。 - 特許庁 - Memory control circuits 101 and 102 for respective banks 103, 104 and 105 monitor the operating state of the memory banks except for the memory banks charged to each of circuits and on the basis of the monitored result, it is judged whether or not the access of the memory bank charged to each of circuits is to be started.
それぞれのバンク１０３、１０４、１０５のメモリ制御回路１０１、１０２がそれぞれ自分が担当する以外のメモリバンクの動作状態を監視し、その監視した結果に基づいて自分が担当するメモリバンクのアクセスを開始するか否かを判別する。 - 特許庁 - To provide a flash memory controller, a flash memory system with the memory controller and a control method for a flash memory, allowing efficient discrimination of corresponding relationship between a logical page and a physical page, or corresponding relationship between a logical sector area and a physical sector area.
論理ページと物理ページとの対応関係又は論理セクタ領域と物理セクタ領域との対応関係を効率的に判別することができるフラッシュメモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法を提供する。 - 特許庁 - A buffer device 10 is provided with: a reception circuit 110; a memory 1(120) and a memory 2(130) for storing received data 112; a control circuit 200 for controlling data write and read to/from the memory 1 and the memory 2; and a transmission circuit 150.
バッファ装置１０は、受信回路１１０と、受信したデータ１１２を記憶するためのメモリ１（１２０）及びメモリ２（１３０）と、メモリ１及びメモリ２に対するデータの書き込み及び読み出しを制御する制御回路２００と、送信回路１５０と、を含む。 - 特許庁 - On the other hand, the part 13 is a memory bank corresponding only to the space area, retrieves a memory bank in the state in which power is supplied and instructs a memory power supply control part 14 to stop power supply feeding to the detected memory bank.
一方、メモリ電源管理部１３は、この空き領域のみに対応するメモリバンクであって、電力が供給された状態にあるメモリバンクを検索し、検出されたメモリバンクへの電力供給を停止するようにメモリ電源制御部１４に指示する。 - 特許庁 - The selected word line voltage control circuit 200, when applying the potential difference to the selected memory cells MC, adjusts the voltage based on the positions in the memory cell array 100 of the one or more selected memory cells MC and the number of the one or more selected memory cells MC on which an operation is simultaneously executed.
選択ワード線電圧制御回路２００は、選択メモリセルＭＣに電位差をかける際に、選択メモリセルＭＣのメモリセルアレイ１００内の位置及び同時に動作を実行する選択メモリセルＭＣの個数に基づいて電圧を調整する。 - 特許庁 - For the purpose of returning a system to a regular operation state after the test is terminated, the backup memory 3 storing switching information in the regular operation state is selected by backup memory control part 4, and switching information of the backup memory 3 is transferred to the switching information storage memory 5.
試験終了後通常運用状態へ戻すため、通常運用状態のスイッチング情報を格納しているバックアップメモリ３をバックアップメモリ制御部４により選択し、そのバックアップメモリ３のスイッチング情報をスイッチング情報格納メモリ５に転送する。 - 特許庁 - The memory controller 1 has: a scenario memory unit 11 for storing a predetermined scenario corresponding to an application program to be executed; and a control unit 12 for setting a predetermined area of a memory 112a to a memory area 21 to be accessed according to the scenario.
メモリコントローラ１は、実行されるアプリケーションプログラムに対応する予め決められたシナリオが記憶されているシナリオ記憶部１１と、メモリ１１２ａの所定の領域をシナリオに従ってアクセスされる記憶領域２１に設定する制御部１２とを有する。 - 特許庁 - To provide a mobile wireless communication terminal device and a memory managing method that can realize a MAC-hs buffer and an RLC buffer with physically one memory when packet data in MAC-hs PDU units are stored in the MAC-hs buffer and suppress an increase in memory capacity without using any complicated memory control method.
ＭＡＣ−ｈｓ ＰＤＵ単位のパケットデータをＭＡＣ−ｈｓバッファに格納する際に、ＭＡＣ−ｈｓバッファとＲＬＣバッファとを物理的に１つのメモリで実現でき、かつ複雑なメモリ制御方法を用いることなくメモリ量の増加も抑制する。 - 特許庁 - When the error information indicates the error of the data read out of the first nonvolatile memory, the CPU outputs a second selection signal for selecting the second nonvolatile memory to the selector and the control part writes the data stored in the second nonvolatile memory into the first nonvolatile memory.
エラー情報が第１不揮発性メモリから読み出されたデータのエラーを表すとき、ＣＰＵは、第２不揮発性メモリを選択する第２選択信号をセレクタに出力し、制御部は、第２不揮発性メモリに格納されたデータを第１不揮発性メモリに書き込む。 - 特許庁 - A non-volatile semiconductor memory has a memory cell array region in which a plurality of memory cells 100 having first and second MONO memory cells 108A, 108B controlled by a word gate and a control gate are arranged in the first and second directions A, B.
不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁 - The digital camera of this invention includes: an imaging section; a loading section into which a rewrite limited memory can be loaded; a built-in memory; and a control means for controlling reservation of a temporary storage capacity to the built-in memory for temporarily storing picked-up image data when the loaded memory is the rewrite limited memory.
本発明では、デジタルカメラにおいて、撮像部と、書換え制限メモリを装着可能な装着部と、内蔵メモリと、装着されているメモリが書換え制限メモリである場合に、撮像した画像データを一時保管するための一時保管容量を内蔵メモリに確保するよう制御する制御手段とを備えた構成とした。 - 特許庁 - To provide a controller having a nonvolatile memory control means for enabling selection of a group of instructions adapted to a connected nonvolatile memory by automatically discriminating the nonvolatile memory, even if a kind of nonvolatile memory having different groups of instructions such as instruction codes, operation timing or memory size is connected.
命令コードや動作タイミングやメモリサイズなどの命令群が異なる種類の不揮発性メモリが接続されても、接続された不揮発性メモリを自動的に判別することで、その不揮発性メモリに適応した命令群を選択することを可能にする不揮発性メモリ制御手段を有する制御装置を提供する。 - 特許庁 - The storage device has: a semiconductor nonvolatile memory storing multiple bits in each memory cell; a semiconductor volatile memory; a controller part for accessing the semiconductor nonvolatile memory and semiconductor volatile memory; a power supply detection circuit; a voltage holding circuit; and a power supply switch control circuit.
記憶装置は、１つのメモリセルに複数ビットの記憶が可能とされた半導体不揮発性メモリと、半導体揮発性メモリと、上記半導体不揮発性メモリ及び半導体揮発性メモリに対してメモリアクセスを行うコントローラ部と、電源検出回路と、電圧保持回路と、電源切替制御回路とを有する。 - 特許庁 - The selector 2 selects a memory card to be used from among the plurality of memory cards 3a to 3c according to an SDSEL signal from the host device 1, and executes control of supplying a CLK signal from the host device 1 only to the selected memory card to bring the memory cards other than the selected memory card in a stopped state.
セレクタ２は、ホスト装置１からのＳＤＳＥＬ信号に基づいて複数のメモリカード３ａ，３ｂ，３ｃの中から使用するメモリカードを選択し、選択したメモリカードに対してのみホスト装置１からのＣＬＫ信号を供給することにより前記選択したメモリカード以外のメモリカードを停止状態となるように制御する。 - 特許庁 - The memory device further includes a control circuit which controls so that the output of the buffer memory is input to at least one of the buffer memory and the driver through the data selection circuit or neither of the buffer memory nor the driver through the data selection circuit, in response to the selection of inputting to the buffer memory by the data selection circuit.
さらに、データ選択回路によるバッファメモリへ入力の選択に対応して、バッファメモリの出力は、データ選択回路を介した該バッファメモリ及びドライバの少なくとも一方の入力として、または、データ選択回路を介した該バッファメモリ及びドライバのいずれにも入力しないように制御する制御回路を有する。 - 特許庁 - The self test circuit device is provided with a test memory 12, a test result storage memory 13 of which the capacity is larger than the capacity of the test memory or is equal to the capacity, and a control circuit 15 constituted so that the test result is stored in the test result storage memory by performing a test of the test memory in the actual use frequency.
自己試験回路装置は、テストメモリ１２と、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリ１３と、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路１５とを具備する。 - 特許庁 - This PU 11 carries a MMU 20 provided with an area decoder 21 allowing access of a built-in memory 1 based on address data showing the built-in memory 1 and a cache control function 22 allowing the built-in memory 1 to access as a cache memory based on address data of an external memory 2.
内蔵メモリ１を、内蔵メモリ１を示すアドレスデータに基づきアクセスすることを可能とする領域デコーダ２１と、内蔵メモリ１を、外部メモリ２のアドレスデータに基づきキャッシュメモリとしてアクセスすることを可能とするキャッシュ制御機能２２とを備えたＭＭＵ２０を搭載したＰＵ１１を提供する。 - 特許庁 - The console panel 1 has a memory slot, a readout circuit 101 which reads data out of a flash memory 12 inserted into the memory slot, a temperature sensor which measures the temperature of the flash memory, and a control part 107 which stops the readout circuit 101 from accessing the flash memory 120 when the measured temperature exceeds a reference level.
操作パネル１には、メモリスロットと、メモリスロットに挿入されたフラッシュメモリ１２０からデータを読み出す読出回路１０１と、フラッシュメモリの温度を測定する温度センサと、測定温度が基準レベルを超えた時に、フラッシュメモリ１２０への読出回路１０１のアクセスを停止させる制御部１０７と、が配置される。 - 特許庁 - The floating gate of a memory cell of a nonvolatile memory and a gate electrode of a high voltage transistor regarding the nonvolatile memory are formed of a first polysilicon layer, and the control gate of a memory cell of the nonvolatile memory and the gate electrode of a low voltage transistor regarding a high performance logic circuit network are formed of a second polysilicon layer.
不揮発性メモリのメモリセルのフローティングゲートと、前記不揮発性メモリに関する高電圧トランジスタのゲート電極とを第１ポリシリコン層によって形成し、前記不揮発性メモリのメモリセルの制御ゲートと、高性能論理回路網に関する低電圧トランジスタのゲート電極とを第２ポリシリコン層によって形成する。 - 特許庁 - A cache control device 300 memorizes a part of the address (load address and column address) of the data which is being registered in the cache memory, compares it with that of the address of the memory access demanded during the registration of the data, specifies a data in the cache memory except for the data which is being registered and permits the memory access to the corresponding cache memory.
キャッシュ制御装置３００は、キャッシュメモリに登録動作中データのアドレスの一部（ローアドレス、カラムアドレス）を記憶し、登録動作中に要求されるメモリアクセスのアドレスの該当部を比較し、登録動作中のデータを除いたキャッシュメモリ内のデータを特定し、該当するキャッシュメモリへのメモリアクセスを許可する。 - 特許庁 - To enable switchable use of memory cards more than I/Fs by executing control of supplying a signal only to a memory card to be used and supplying no signals to memory cards not to be used when a plurality of memory cards are connected to an I/F, in an electronic device having an I/F for memory cards.
メモリカードのＩ／Ｆを有する電子機器において、Ｉ／Ｆに複数のメモリカードを接続する際に、使用するメモリカードにのみ信号を供給し、使用しないメモリカードには信号を供給しないように制御することにより、前記Ｉ／Ｆの数よりも多くのメモリカードを切り替えて使用できるようにする。 - 特許庁 - When the power supply is applied to the monitor attached doorphone master unit 7, when a memory card 21 is inserted to a memory card slot part 18 and the memory card 21 stores a file suitable for update of a flash memory part 19, a system control microphone unit 16 executes processing of updating the information recorded in the flash memory part 19.
モニタ付ドアホン親機７に電源が投入された際に、メモリカードスロット部１８にメモリカード２１が挿入されており、さらに、メモリカード２１にフラッシュメモリ部１９の更新に適したファイルが記録されていれば、システム制御マイコン部１６は、フラッシュメモリ部１９に記録された情報を更新する処理を実行する。 - 特許庁 - A memory stores correction information correlating an actual amplitude of the RF output signal relative to the control signal, and a control varies the power amplifier circuit supply voltage using the control signal modified responsive to the correction information for the desired amplitude.
所望する振幅に対する補正情報に応答して変更された制御信号を使って制御手段が電力増幅回路の電源電圧を変えるようになっている。 - 特許庁 - The power control part 40 stops supplying power to the power control parts 38 and 39, the control circuit 33, a pre-decoding circuit 34 and an input circuit 35 when the memory module is on standby.
電源制御部４０は、メモリモジュールのスタンバイ時に、電源制御部３８，３９、制御回路３３、プリデコード回路３４、および入力回路３５への電源供給を停止する。 - 特許庁 - This backup device 1 receives control data from an automatic program controller 9 then the data is stored in a memory 3, NEXT control data is set to be freely transmitted and the control data is displayed.
バックアップ装置は自動番組制御装置から制御データを受信してメモリに記憶させると共にＮＥＸＴ制御データを送出可能にセットし、この制御データを表示させる。 - 特許庁 - Control gates CG of a memory transistor MT are commonly connected in each row, potentials supplied to these control gate lines, bit lines, word lines are controlled by a potential control means (30, 40, 60, 100).
メモリトランジスタＭＴの制御ゲートＣＧを各行で共通接続し、この線、ビット線、ワード線に供給する電位を電位制御手段（３０，４０，６０，１００）を制御する。 - 特許庁 - A clock control circuit (103) down-converting an internal clock (Φ1) of LSI (101) is provided and a control system operating an associative memory circuit (102) using a slowed control signal is provided.
ＬＳＩ（１０１）の内部クロック（Φ１）をダウンコンバートするクロック制御回路（１０３）を設け、遅くした制御信号を用いて連想メモリ回路（１０２）を動作させる制御方式を提供する。 - 特許庁 - In a control information generation device 200, a memory image with information for controlling a packet from packet control data 231 described therein is generated to be transferred to a traffic control device 500.
制御情報生成装置２００において、パケット制御データ２３１よりパケットを制御するための情報が記述されたメモリイメージを生成し、トラヒック制御装置５００に転送する。 - 特許庁 - The coprocessor includes: a coprocessor control part connected to the base processor control part through a control interface; and a coprocessor processing unit connected to the data memory and the register through a data interface.
コプロセッサは、制御インタフェースを介してベースプロセッサ制御部に接続されたコプロセッサ制御部と、データインタフェースを介してデータメモリ及びレジスタに接続されたコプロセッサ処理ユニットと、を備える。 - 特許庁 - A model control pattern Px at the actual control coordinate point px is synthesized from the model control patterns Pa, Pb, Pc of morphed coordinate points pa, pb, pc previously stored in memory.
この実制御座標点ｐｘでのモデル制御パターンＰｘは、予めメモリに格納された被モーフィング座標点ｐａ、ｐｂ、ｐｃのモデル制御パターンＰａ、Ｐｂ、Ｐｃから合成する。 - 特許庁 - The control module is configured to provide the control word to an output of the transform function, to bypass the transform function, and to improve the computational efficiency if the control word is found in the cache memory.
制御モジュールは、制御語がキャッシュメモリで発見される場合、制御語を変換関数の出力に提供し、変換関数を迂回し計算効率を高めるように構成される。 - 特許庁 - A CPU 111 stores, in a memory 114 for print discrimination control, priority control data showing contents of a printing treatment to take precedence of ordinary control data, while the priority data is associated with a specific code.
ＣＰＵ１１１は、通常制御データに優先すべき印刷処理の内容を示す優先制御データを特定コードと対応付けて印刷識別制御用メモリ１１４に記憶する。 - 特許庁 - According to the value stored in the request counter 49, control parts 51 to 54 in an operation control part 50 output various control signals for optimizing the operation of memory access.
リクエストカウンタ４９の格納値に従って、動作制御部５０内の各制御部５１〜５４からメモリアクセス中の動作を最適化するような各種制御信号を出力する。 - 特許庁
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