「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 68 69 70 71 72 73 74 75 76 .... 274 275 次へ＞- Upon receipt of the load control signals outputted from the monitor terminal 1, the control terminal 2 controls the load 13, and at the same time stores the contents of control in a writable-erasable memory 8.
監視端末器１からの負荷制御信号を受けて制御端末器２は負荷１３を制御するとともに、書込み消去可能な記憶部８に制御内容を記憶する。 - 特許庁 - To provide a Pachinko game machine which is capable of reducing a control burden of a main control board and increasing a capacity of an empty area of a memory means of the main control board.
主制御基板の制御負担を軽減することができると共に、主制御基板の記憶手段における空き領域の容量を増やすことができるパチンコ遊技機を提供する。 - 特許庁 - When a lens unit 12 is mounted on the electronic apparatus body 11, a control section 30 discriminates whether control information to control the lens unit 12 is stored to a built-in memory 32.
レンズユニット１２が電子機器本体１１に装着されると、制御部３０は、レンズユニット１２を制御するための制御情報が内蔵メモリ３２に記憶されているか否かを判定する。 - 特許庁 - Also, since storage is performed beforehand for the respective sizes of the patterns of respective columns in the memory of a display control board, the pattern variable display is realized by the control equivalent to conventional pattern variation display control.
また、表示制御基板のメモリでは、各列の図柄のサイズごとに予め記憶しておくため、従前の図柄変動表示制御と同等の制御によって実現することができる。 - 特許庁 - The data stored in the RAM 212 of a terminal control device 200 is transferred to a main control device 100, and backed up in the backup memory 116 of the main control device 100.
端末制御装置２００のＲＡＭ２１２に記憶されているデータを主制御装置１００に転送し、該主制御装置１００のバックアップ用メモリ１１６にバックアップする。 - 特許庁 - To the direct access request for which cache control in an OS 52 is not performed in a main body 50, the cache control is performed by using the storage control part cache memory 64 of a disk controller 54.
本体５０においてＯＳ５２でのキャッシュ制御を行わない直接アクセス要求に対して、ディスクコントローラ５４の記憶制御部キャッシュメモリ６４を用いてキャッシュ制御を行う。 - 特許庁 - In the configuration from an antenna multicoupler 1 to a memory 17, a control section 11 identifies expiration of a control channel monitor period by a timer circuit 16 to execute control channel monitor processing.
アンテナ共用器１からメモリ１７までの構成において、制御部１１が、タイマ回路１６の制御チャネルモニタ周期のタイムアウトを識別し、制御チャネルモニタ処理を実行する。 - 特許庁 - A data block 23 received through a communication control section 12 is managed on a management table 24 in a RAM memory by a received data control section 21 and an analysis data control section 22 in a spool section 14.
通信制御部１２を通して受信したデータブロック２３をスプール部１４内の受信データ制御部２１と解析データ制御部２２でＲＡＭメモリの管理テーブル２４上に管理する。 - 特許庁 - Control signals and address signals are given to these local control circuits, and in each of the local control circuits, an operation specified to a corresponding memory block is executed at the selection.
これらのローカル制御回路に対して制御信号およびアドレス信号を与え、ローカル制御回路個々において、選択時、対応のメモリブロックに対して指定された動作を実行する。 - 特許庁 - The memory control state machine 18 outputs a control signal to control semicondcutor memories M1 and M2 (or semiconductor memories M3 and M4) based on a queue output from the selector 16.
メモリ制御ステートマシン１８は、セレクタ１６から出力されたキューに基づいて、半導体メモリＭ１，Ｍ２（または半導体メモリＭ３，Ｍ４）を制御する制御信号を出力する。 - 特許庁 - The four start memory displays 18 comprise seven segment LEDs and are controlled by a lamp control means different from a play control means mounted on the game control board.
４つの始動記憶表示器１８は、７セグメントＬＥＤで構成され、遊技制御基板に搭載されている遊技制御手段とは異なるランプ制御手段によって制御される。 - 特許庁 - The sequencer 30 periodically executes the reading control of the first control command to the nonvolatile memory and sets the control data corresponding to the first control command to the control register 24 every time the decoder 50 decodes the first control command output on the first command bus.
シーケンサ３０は、不揮発性メモリに対して周期的に第１の制御コマンドの読み出し制御を行い、第１のコマンドバス上に出力される第１の制御コマンドを第１のデコーダ５０がデコードする度に、第１の制御コマンドに対応した制御データを制御レジスタ２４に設定する。 - 特許庁 - The operation object extraction part 10 includes: a camera 11; an illumination device 12; a memory 13 (storage means); the operation panel 14; a hand detection sensor 15; a photographing control part 16 (control means, photographing control means); and an image creation control part 17 (control means, image creation control means).
操作物体抽出装置１０は、カメラ１１、照明装置１２、メモリ１３（記憶手段）、操作パネル１４、手検出センサ１５、撮影制御部１６（制御手段、撮影制御手段）および画像作成制御部１７（制御手段、画像作成制御手段）を備える。 - 特許庁 - The nonvolatile semiconductor memory comprises a plurality of memory cells 100, each having two MONOS memory cells 108A and 108B being controlled by a word gate and a control gate, arranged in first and second directions A and B.
不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなる。 - 特許庁 - To provide a semiconductor memory device that is capable of performing high speed writing operation and reading operation even in flowing bidirectional current into memory cells in order to control a resistive state of the memory cells.
メモリセルの抵抗状態を制御するためにメモリセルに双方向の電流を流す場合においても、高速な書き込み動作及び読み出し動作を行うことが可能な半導体記憶装置を提供する。 - 特許庁 - The control means carries out storage processing to the memory card by checking setting of log information storage processing (step S301), setting of storage processing by the memory card (step S302), and an attachment state of the memory card (step S303).
制御手段は、ログ情報記憶処理の設定（ステップＳ３０１）、メモリカードによる記憶処理の設定（ステップＳ３０２）、メモリカードの装着状態（ステップＳ３０３）を確認してメモリカードへの記憶処理を行う。 - 特許庁 - At power-on, this control device uses an nonvolatile memory reading means 2 for reading the type specifying code 10 from the nonvolatile memory 1 and uses a type specifying code determining means 3 for determining the type of the nonvolatile memory.
電源投入時、不揮発性メモリー１より不揮発性メモリー読み込み手段２により機種特定コード１０を読み込み機種特定コード判定手段３により不揮発性メモリーの種類を判定する。 - 特許庁 - The operation mode #2 is for automatically executing data transfer from the memory card 4 to the hard disk drive 11 by means of a data transfer control circuit 23 when the memory card 4 is loaded in a memory card slot 12.
動作モード＃２は、メモリカード４がメモリカードスロット１２に装着された時にメモリカード４からハードディスクドライブ１１へのデータ転送をデータ転送制御回路２３によって自動的に実行する動作モードである。 - 特許庁 - The memory device has a control circuit for preventing a memory read operation from being completed in a core bank or user-configured dual bank in which an ongoing memory modify (program or erase) operation is being performed.
本メモリ装置は、進行中のメモリ修正（プログラム又は消去）動作が実施中であるコアバンク又はユーザが形態特定したデュアルバンクにおいてメモリ読取動作が完了されることを阻止する制御回路を有している。 - 特許庁 - A main storage part 104 stores constrol information such as instructions and data, supplies the control information to an instruction cache memory 102 and supplies data to a data cache memory 105 respectively through a memory interface 103.
主記憶部１０４は命令等の制御情報やデータが記憶され、必要に応じて命令キャッシュメモリ１０２に制御情報を、データキャッシュメモリ１０５にデータをそれぞれメモリインタフェース１０３を介して供給する。 - 特許庁 - The digital camera is provided with a disk driver 1, a control circuit 2, a flash memory 7, a flag processing circuit 8, and a memory 9, and power can always be supplied to the flag processing circuit 8 and the memory 9.
本発明に係るデジタルカメラは、ディスクドライブ装置１と、制御回路２と、フラッシュメモリ７と、フラグ処理回路８と、メモリ９とを具え、フラグ処理回路８及びメモリ９には、常時、電力を供給することが可能である。 - 特許庁 - The tag memory control section controls so that the read operation and the write operation of the data are separated into the memory blocks and the cache memory blocks respectively to be executed concurrently.
タグメモリ制御部は、書き込みアドレス及び読み取りアドレスが同じである場合に、データの読み取り動作と書き込み動作とがメモリブロックとキャッシュメモリブロックとにそれぞれ分けられて同時に実行されるように制御する。 - 特許庁 - A control device, a plurality of processing units, a plurality of local memory units as a base on which the processing unit executes a program, a direct memory access, a controller and shared main memory are included in a common computing module.
共通のコンピューティング・モジュールの中には、制御装置と、複数の処理ユニットと、処理ユニットがプログラムを処理する元となる複数のローカルメモリと、ダイレクト・メモリ・アクセスと、コントローラと、共用メイン・メモリとが含まれる。 - 特許庁 - To provide a power supply control method for a semiconductor memory, capable of suppressing the power consumption of the whole apparatus by controlling the power voltage of the semiconductor memory and suppressing power consumption in the semiconductor memory.
半導体メモリの電源電圧を制御し、半導体メモリにおける消費電力を抑制することで機器全体の消費電力を低減することができる半導体メモリの電源制御方法を提供する。 - 特許庁 - In this ferroelectric memory device 11, memory cells being far from a plate line driver 25 out of memory cells 15 in a plate line has a control circuit 27 delaying timing at which a sense amplifier 17 is started.
この強誘電体メモリ装置１１は、プレート線におけるメモリセル１５のうちプレート線ドライバ２５からの距離が遠いものについてはセンスアンプ１７を起動させるタイミングを遅らせる制御回路２７を有する。 - 特許庁 - To provide a memory system simplifying a management and capable of performing a refresh operation to only a necessary part when storing temporarily using data in a buffer memory in need of the refresh operation, and to provide a buffer memory control method and a program.
一時的に使用するデータをリフレッシュ動作の必要なバッファメモリに格納するとき、管理が簡単で必要な箇所にのみリフレッシュ動作を可能とするメモリシステム、バッファメモリ制御方法およびプログラムを得る。 - 特許庁 - For the access control over the external memory, the PCI controllers have a register field indicating whether the memory controller is made to prefetch read data and further have a register field indicating the fetch size (burst length) of the read data by the memory controller.
外部メモリのアクセス制御においてＰＣＩコントローラがメモリコントローラにリードデータをプリフェッチさせるか否か指示するレジスタフィールド、メモリコントローラによるリードデータのフェッチサイズ（バースト長）を指示するレジスタフィールドを持つ。 - 特許庁 - To provide a memory bank control method in which read-out of a memory is asynchronous with write-in and outrunning of address is not caused even if read-out and write-in of a memory are performed simultaneously.
本発明の課題は、メモリの読み出しと書き込みが非同期式であり、メモリの読み出しと書き込みが同時に行われてもアドレスの追い越しを起こさないメモリバンク制御方法を提供することを目的とする。 - 特許庁 - An image, read by an image reading part 1, is converted into electronic data and stored in a memory 2 and under the control of a CPU 3, the image data in the memory 2 are written on a compact flash(CF) cache memory card loaded into a CF card slot 5.
画像読み取り部１で読み取った画像を電子データに変換してメモリ２に格納し、ＣＰＵ３の制御により、ＣＦカードスロット５に装着されたＣＦ（コンパクトキャッシュメモリ）カードにメモリ２の画像データを書き込む。 - 特許庁 - The recognition result in the data memory 16 and the image in an image memory 12 are embedded in the screen components stored in the layout memory 20, and a display screen is generated in a display control part 22 and displayed on a display part 23.
表示制御部２２では、配置メモリ２０に格納された画面部品に、データメモリ１６中の認識結果や画像メモリ１２中の画像イメージが埋込まれて表示画面が生成され、表示部２３に表示される。 - 特許庁 - To provide a DRAM-type memory system and a memory management control method by which a DRAM-type memory is used to implement efficient continuous reading and writing of data, to allow handling of data in a FIFO format.
ＤＲＡＭ型メモリを用いてデータの効率的な連続読み出しおよび書き込みをを実現し、ＦＩＦＯ形式でのデータの取り扱いを可能にするＤＲＡＭ型メモリシステムおよびメモリ管理制御方法を提供する。 - 特許庁 - The processor device is provided with an arithmetic processing part 11, a trace memory 12 for storing trace data of the arithmetic processing part, and a bus controller 20 for performing access control to an external memory 30 according to a memory access address from the arithmetic processing part.
演算処理部１１と、演算処理部のトレースデータを格納するトレースメモリ１２と、演算処理部からのメモリアクセスアドレスに従って外部メモリ３０に対するアクセス制御を行うバスコントローラ２０を備える。 - 特許庁 - To provide a memory update history preservation device which can supply a memory state preservation function without changing the memory control part of an existing computer system and without stopping a transaction during a processing.
既存のコンピュータシステムのメモリ制御部を改造することなしに、かつ、処理中のトランザクションを停止することなしに、メモリ状態保存機能を提供することのできるメモリ更新履歴保存装置を提供する。 - 特許庁 - This time informing device is an alarm clock and is provided with a control part 3, a first memory 4, a second memory 7, a combination part 8, a timer 9, a loud speaker 10 and a third memory 5.
本時刻告知装置は、目覚まし時計であって、制御部３と、第１の記憶装置４と、第２の記憶装置７と、組み合わせ部８と、タイマー９と、拡声器１０と、第３の記憶装置５とを備えている。 - 特許庁 - A receiving memory control part 105 judges that the effective received data are stored in the memory 113 and transfers the received data from the memory 113 to the memories 104A and 104B.
受信メモリ制御部１０５により、受信低速メモリ１１３に有効な受信データが格納されたことを判断して、受信低速メモリ１１３から受信高速メモリ１０４Ａ、１０４Ｂに受信データを転送する。 - 特許庁 - The memory control circuit 111f acquires the statistical information A, B divided by a predetermined time unit and causes the memory 111h to hold the statistical information A and causes the memory 111i to hold the statistical information B.
メモリ制御回路１１１ｆは、統計情報Ａ、Ｂを所定の時間単位で分割して取得すると共に、統計情報Ａをメモリ１１１ｈに保持させ、統計情報Ｂをメモリ１１１ｉに保持させる。 - 特許庁 - A memory control part 4e detects the J1 multi-frame phase difference between the 0-system data and 1-system data after passing a frame aligner, and instructs the insertion of a delay quantity to a 0-system frame memory part 4f and a 1-system frame memory part 4g.
メモリ制御部４ｅはフレームアライナ通過後の０系データ及び１系データのＪ１マルチフレーム位相差を検出し、０系フレームメモリ部４ｆ及び１系フレームメモリ部４ｇへ遅延量の挿入指示を行う。 - 特許庁 - A nonvolatile semiconductor memory device according to one embodiment includes word lines connected to multiple nonvolatile memory cells, and a control circuit for selecting the nonvolatile memory cell and controlling a data reading operation.
一の実施の形態に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルに接続されるワード線と不揮発性メモリセルを選択してデータ読み出し動作を制御する制御回路とを備える。 - 特許庁 - A sub processor A111 or D114 gives an instruction for transferring the protocol control information from a main memory 104 and storing it in a PCB cache memory 121 which can be accessed at a higher speed than the main memory 104 or the like.
サブプロセッサＡ１１１又はＤ１１４は、主メモリ１０４からプロトコル制御情報を転送し、主メモリ１０４より高速アクセス可能なＰＣＢキャッシュメモリ１２１に格納するための指示等を行う。 - 特許庁 - To provide a semiconductor device in which a non-volatile memory in combined with a volatile memory without configurating a portion of a control circuit exclusive for a non-volatile memory into another chip and packaging density is high, and to provide a system device therefor.
不揮発性メモリ専用の制御回路の一部を別チップとすることなく不揮発性メモリと揮発性メモリとを組み合わせた、実装密度の高い半導体記憶装置及びそのシステム装置を提供する。 - 特許庁 - According to whether the memory device is shifted to the power saving mode, the controller 1 changes output timing of the control signal to the memory device to keep the memory device to be on in a period of transferring data.
また、メモリコントローラ１は、メモリデバイスが省電力モードに移行されているか否かに応じて、当該メモリデバイスへの制御信号の出力タイミングを変更することにより、データ転送時間中、当該メモリデバイスをオンさせる。 - 特許庁 - To provide a memory controller and memory control method for controlling transfers each including the sequence of a clear phase with a memory device having the actual sequence of the clear phase depending on the type of transfer.
各々の転送が明確なフェーズのシーケンスを含み、明確なフェーズの実際のシーケンスが転送のタイプに依存する型のメモリデバイスとの間で転送を制御するためのメモリコントローラおよびメモリ制御方法を提供する。 - 特許庁 - To provide a serial memory control system, method and program for, when a serial memory controller is reset in any mode other than an initially set address mode, achieving the matching of modes with a serial memory having no reset terminal.
初期的に設定されるアドレスモード以外のモードでシリアルメモリ・コントローラがリセットされたとき、リセット端子を持たないシリアルメモリとの間でモードの一致を採ることのできるシリアルメモリ・コントロールシステム、方法およびプログラムを得ること。 - 特許庁 - The game machine is provided with a main control part 1 integrally assuming game control actions and a put-out control part 5 for putting out game balls by activating a put-out device from a control command of the control part 1, wherein memory content of a work area a control program of the put-out control part 5 uses remains even after cutoff.
遊技制御動作を中心統括的に担う主制御部１と、主制御部１からの制御コマンドに基づいて払出装置を起動して遊技球を払出す払出制御部５とを有し、払出制御部５の制御プログラムが使用するワークエリアの記憶内容は、電源遮断後も維持されるよう構成された遊技機である。 - 特許庁 - When a CPU 1 supplies a control signal CKE 1 to a main memory 3 so as to set the main memory 3 to a self-refresh mode, a power saving controller in an I/O device 10 also supplies a control signal CKE 2.
ＣＰＵ１は、メインメモリ３をセルフリフレッシュモードに設定するべく、制御信号ＣＫＥ１をメインメモリ３に供給すると、Ｉ／Ｏデバイス１０の省電力制御部も、制御信号ＣＫＥ２を供給する。 - 特許庁 - A recording file stored in an external memory 15 is captured through a memory control part 11 into the digital apparatus, and the captured recording file is transmitted onto the Internet via the PCMCIA card control part 13.
外部メモリ１５に格納された記録ファイルを、メモリ制御部１１を経由してディジタル装置の内部に取り込み、取り込んだ記録ファイルをＰＣＭＣＩＡカード制御部１３を介してインターネット上に送信する。 - 特許庁 - A normal decoder 28 decodes an address that is output from the control circuit 24, and selects at least one normal memory cell in a data field and at least one memory cell in the control field on the basis of the decoding result.
正規デコーダ２８は、制御回路２４から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する。 - 特許庁 - Information on input images stored in an image memory 31 are expanded in a line memory 32 by row in a coordinate arrangement of rotated images of the input images under control by a read/write control part 35.
読出し／書込み制御部３５による制御の下に、画像メモリ３１に蓄積された入力画像の情報を当該入力画像の回転処理後の画像の座標配列にて行単位でラインメモリ３２に展開する。 - 特許庁 - When data output start is started from both the strain correction circuit 11L and the strain correction circuit 11R, a trigger pulse is transmitted to a frame memory reading-out control circuit 15 and a line memory control circuit 17.
そして、歪補正回路１１Ｌと歪補正回路１１Ｒの双方からデータの出力開始が開始されたときに、フレームメモリ読み出し制御回路１５とラインメモリ制御回路１７にトリガパルスを送信する。 - 特許庁 - The nonvolatile semiconductor memory device includes a control circuit 3 configured to control a soft program operation for setting data of memory cells MC to a threshold voltage distribution state where an excessive erasing state is eliminated after the data are collectively erased.
不揮発性半導体記憶装置は、メモリセルＭＣのデータを一括消去した後、過消去状態を解消したしきい値電圧分布状態に設定するソフトプログラム動作を制御する制御回路３を備える。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
