「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 72 73 74 75 76 77 78 79 80 .... 274 275 次へ＞- The memory control means outputs data to the outside in synchronization with a rising edge and a falling edge of the data strobe signal when writing the data in the synchronous memory.
メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。 - 特許庁 - The memory access arbitration circuit 103 previously informs the memory access arbitration circuit 103 of a transfer amount that the display control unit 104 transfers in one horizontal period.
メモリアクセス調停回路１０３は、表示制御ユニット１０４が１水平期間に転送すべき転送量を、予め前記メモリアクセス調停回路１０３に通知する。 - 特許庁 - This semiconductor memory is provided with a spare replacement discriminating circuit 3, plural memory blocks M, plural sense amplifier blocks 10, and plural selection gate control circuits 100.
この半導体記憶装置は、スペア置換判定回路３、複数のメモリブロックＭ、複数のセンスアンプブロック１０および複数の選択ゲート制御回路１００を備える。 - 特許庁 - The memory controller SDRAMC deactivates a power control signal CKE in response to completion of access operation of the semiconductor memory SDRAM responding to the access request.
メモリコントローラＳＤＲＡＭＣは、アクセス要求に応答する半導体メモリＳＤＲＡＭのアクセス動作の完了に応答してパワー制御信号ＣＫＥを非活性化する。 - 特許庁 - The present communication control apparatus includes a table memory for storing information specifying a plurality of virtual communication lines, and a pointer storage means for storing numbers imparted to the areas of the table memory.
複数の仮想通信回線を特定する情報を記憶するテーブルメモリと、前記テーブルメモリの各領域に付けられた番号を記憶するポインタ記憶手段とを有する。 - 特許庁 - A writing device 2 acquires defective region information from a memory 1 as an NAND type flash memory 1, and prepares error control data 52 including the defective region information.
書込装置２は、ＮＡＮＤ型フラッシュメモリであるメモリ１から不良領域情報を取得し、不良領域情報を含むエラーコントロールデータ５２を作成する。 - 特許庁 - Then, when the voltage 2a of the backup power source 2 is beyond the operation guarantee voltage, a main control part 5 determines that the attachment or detachment of the memory card is performed regardless of actual attachment or detachment of the memory card.
そして、主制御部５は、動作保証電圧の範囲外の場合、実際にメモリカードが脱着されたか否かに関わらず、脱着有りと判断する。 - 特許庁 - The facsimile composite machine of this invention is configured to comprise a CPU 1; a communication control section 2; a print section 3; a coding/decoding section 4; a SAF memory 5; and a page memory 6.
本発明のファクシミリ複合機は、ＣＰＵ１と、通信制御部２と、印刷部３と、符号／復号部４と、ＳＡＦメモリ５と、ページメモリ６と、を有して構成される。 - 特許庁 - A control section (a commanding means) 5 provides instructions so that reading of the display data stored in the flash memory 2 and writing of the display data to the memory 2 are conducted.
制御部（指令手段）５は、フラッシュメモリ２に記憶された前記表示データの読み出し及びフラッシュメモリ２への前記表示データの書き込みを行わせるように指示する。 - 特許庁 - For instance, a memory startup control block CTRL1 is provided between a memory block MEM1 invariant in access latency represented by an SRAM or the like and an arithmetic block IP1.
例えば、ＳＲＡＭなどに代表されるアクセスレイテンシ不変のメモリブロックＭＥＭ１と演算ブロックＩＰ１との間にメモリ起動制御ブロックＣＴＲＬ１を設ける。 - 特許庁 - A power supply control circuit 32d supplies power to the memory 32a if data area saved in the memory 32a, and if not, stops the power supply.
電源供給制御回路３２ｄは、メモリ３２ａにデータが退避されている場合には、メモリ３２ａに電源を供給し、それ以外の場合には電源の供給を停止する。 - 特許庁 - To provide a split gate flash memory cell equipped with a peak floating gate that is improved in coupling ratio between the peak floating gate and a control gate, and to provide a method of manufacturing the memory cell.
ピークフローティングゲートと制御ゲートとの間の結合比を向上させたピークフローティングゲートを備えるスプリットゲートフラッシュメモリセル及びその製造方法を提供する。 - 特許庁 - To provide a semiconductor integrated circuit device and a memory control method to reliably continue operation with degradation of a function even if a flash memory fails.
フラッシュメモリに不良が発生しても機能を縮退させながら確実に動作を継続する半導体集積回路装置およびメモリ制御方法を提供する。 - 特許庁 - Operation information setting various operation conditions of a nonvolatile storage device is stored in a memory cell array, operation information is stored in a first memory region and is read out by internal access control, a second memory region is access-controlled from the outside in parallel to internal access control.
不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されているところ、動作情報は第１メモリ領域に格納されて内部アクセス制御により読み出され、第２メモリ領域は、内部アクセス制御に並行して外部からアクセス制御される。 - 特許庁 - The packet buffer FIFO memory device includes a writing means for writing the writing packet data in the memory while specifying a writing address, a reading means for sequentially reading the packet data from the memory while specifying a reading address and a state control means for performing the FIFO control for the writing means and the reading means.
書き込みパケットデータについて書き込みアドレスを指定しつつメモリへの書き込みをなす書込み手段と、読み出しアドレスを指定しつつメモリからパケットデータを順次読み出す読出し手段と、書込み手段と読出し手段についてFIFO制御をなす状態制御手段と、を含む。 - 特許庁 - When a bridge control section 3 gives a memory structure to a wireless buffer queue control section 24, whether or not the number of memory structures for configuring buffer queues to which the memory structure is added is matched with a maximum storage number given to each priority of the buffer queues is confirmed.
無線バッファキュー制御部２４にブリッジ制御部３よりメモリ構造体が与えられると、そのメモリ構造体が追加されるバッファキューを構成するメモリ構造体の数がバッファキューの優先度毎に与えられた最大格納個数と一致するか否かが確認される。 - 特許庁 - A memory control section 25 generates, in multipliers 27-31 at the last stage, a memory control signal for controlling to read/write an FIFO memory 2 for performing the scanning line conversion, field memories 3, 4 and one-line delay memories 7, 8, 9 and 15 so that data of the line required for resolution conversion can be transmitted.
メモリ制御部２５は最終段にある乗算器２７〜３１に、解像度変換に必要なラインのデータが送出されるように、走査線変換を行うためのＦＩＦＯメモリ２、フィールドメモリ３，４及び１ライン遅延メモリ７，８，９，１５をリード・ライト制御するためのメモリ制御信号を生成する。 - 特許庁 - This integrated semiconductor circuit device 10 has a semiconductor memory device 20 to store data, a 1st sequencer circuit 51 to control writing of data to the above semiconductor memory device 20, and a 2nd sequencer circuit 52 to control reading of data from the above semiconductor memory device.
半導体集積回路装置１０は、データを記憶する半導体メモリ装置２０と、前記半導体メモリ装置２０へのデータの書き込みを制御する第１シーケンサ回路５１と、前記半導体メモリ装置からのデータの読み出しを制御する第２シーケンサ回路５２とを具備することを特徴とする。 - 特許庁 - A semiconductor integrated circuit of the present invention comprises: a memory cell section 22 composed of a plurality of memory cells, a control section for controlling writing and reading of data to/from the memory cells; and a pulse signal generating section for generating a pulse signal to be fed into the control section in response to a clock CLK.
本発明にかかる半導体集積回路は、複数のメモリセルによって構成されるメモリセル部２２と、メモリセルへのデータの書き込み及び読み出しを制御する制御部と、クロックＣＬＫに応じて制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備える。 - 特許庁 - Once the data memory 12B is selected by the DFE signal and writing or deletion is started, access to the control instruction memory 12A is enabled by the switching between the DFE signal and the PFE signal, thereby enabling readout of the information in the control instruction memory 12A.
ＤＦＥ信号によってデータメモリ部１２Ｂを選択して書込み又は消去が開始されると、その後はＤＦＥ信号とＰＦＥ信号を切り換えて制御命令メモリ部１２Ａのアクセスを可能にすることにより、制御命令メモリ部１２Ａの情報を読み出すことができるようになる。 - 特許庁 - When a memory mat to be written is switched at the time of rewrite, the state is detected by a control means, and operation procedure of write control information is switched so that a logic value of data written in a memory cell again is not mistakenly used by switching of a memory mat.
再書込みに際して書込み先メモリマットが切替わったときは、その状態が制御手段によって検出され、メモリセルに再書込みされたデータの論理値がメモリマット切替に起因して誤ることがないように、書込み制御情報の演算手順が切り換えられる。 - 特許庁 - Thus, the data whose writing in the memory 2 or the data whose reading from the memory 2 is being performed by one DMA control part can be acquired by the other DMA control part, and the acquired data can be transferred to the other address of the memory 2 or to an input/output device.
これにより、一方のＤＭＡ制御部がメモリ２へのデータの書き込み又はメモリ２からのデータの読み出しを行っているデータを、他方のＤＭＡ制御部が取得することができ、取得したデータをメモリ２の他のアドレスに転送したり、入出力装置へ転送したりすることが可能となる。 - 特許庁 - An image processing part 102 has a memory control part which performs such a control that the image signal output from the output part is stored into a memory and the image signal stored in the memory and corresponding to the plurality of lines is read and output to the processing part in the succeeding stage in a second horizontal blanking period.
画像処理部１０２は、出力部から出力された画像信号をメモリに格納すると共に、メモリに格納された複数ラインに相当する画像信号を第２の水平ブランキング期間に読み出して後段の処理部に出力するよう制御するメモリ制御部を有する。 - 特許庁 - The switching of the use configurations of an incorporated memory and an external memory for image data to be preview-displayed and image attribute data is controlled by a memory control part 103 based on image display system configurations to be identified by a display device control part 102.
表示装置制御部１０２により識別される画像表示システム形態に基づき、メモリ制御部１０３がプレビュー表示すべき画像データおよび画像アトリビュートデータに対する内蔵メモリと外部メモリとの使用形態をメモリ制御部１０３により切り替え制御する構成を特徴とする。 - 特許庁 - While one CPU 1 uses the common bus and memory control signal line, in order to avoid the collision of memory access between the respective CPU 1 and 2, the bus control circuit 3 outputs the wait signal to the other CPU 2 and the wait signal is applied by the time when the memory access of the CUP 1 is finished.
バス制御回路３は、各ＣＰＵ１，２のメモリアクセスの衝突を回避するため、一方のＣＰＵ１が共通のバス及びメモリ制御信号線を使用しているときは、他方のＣＰＵ２に対しウエイト信号を出力し、ＣＰＵ１のメモリアクセスが終了するまでウエイトをかける。 - 特許庁 - The memory control processor 102 of the host 100 of priority use uses a cache memory 105 for accessing data in the data area until the cancel of priority use and the memory control processor 102 of the other host 100 does not access the data in the data area during that use.
優先使用のホスト１００の記憶制御プロセッサ１０２は、優先使用解除までの間は前記データ領域のデータのアクセスにキャッシュメモリ１０５を使用し、他のホスト１００の記憶制御プロセッサ１０２は、その間は前記データ領域のデータについてはアクセスを行わない。 - 特許庁 - The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.
本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁 - When the frequency of this temporary storage to the semiconductor memory 51 reaches a prescribed number, the memory control part 52 reads out the picture signal stored in the semiconductor memory 51 on the basis of a request from the recording control part 8 and transfers it to a tape drive 7 through an RF interface 6.
また、このような半導体メモリ５１への一時的な記憶の回数が所定数に達すると、メモリ制御部５２は、記録制御部８からの要求に基づいて半導体メモリ５１に記憶された画像信号を読み出し、ＲＦインタフェース６を介してテープドライブ７に転送する。 - 特許庁 - When a control program executed on an optical disk control DSP (digital signal processor) 2a is in an idle state in which an operation such as access to a memory or another block and internal arithmetic operation is not performed, a reset command for shifting a flash memory 2d to a state other than writing or erasure is continuously issued to the flash memory 2d.
光ディスク制御ＤＳＰ２ａ上で実行されている制御プログラムが、メモリや他のブロックとのアクセスや内部演算などの動作を行っていないアイドル状態のときは、ＦｌａｓｈＭｅｍｏｒｙ２ｄに対してＦｌａｓｈＭｅｍｏｒｙ２ｄを書き込みや消去以外の状態に遷移させるリセットコマンドを発行しつづける。 - 特許庁 - To efficiently diagnose an error of a primary memory device mounted on a control computer corresponding to a vehicle state, and to improve liability of steering control.
制御コンピュータに搭載される一次記憶装置のエラー診断を車両状態に応じて効率よく行い、操舵制御の信頼性を向上させる。 - 特許庁 - The control unit 17 comprises a memory part 17a for recording inspection results, a selection part 17b for selecting a target chip to be reinspected, and a reinspection control unit 17c.
制御ユニット１７は、検査結果を記録する記憶部１７ａと、再検査対象チップを選択する選択部１７ｂと、再検査制御部１７ｃを備える。 - 特許庁 - To provide a data transfer control system, an electronic appliance, and a data transfer control method capable of realizing a data transfer with less power consumption and saving memory resources.
低消費電力のデータ転送を実現でき、メモリ資源を節約できるデータ転送制御システム、電子機器及びデータ転送制御方法を提供すること。 - 特許庁 - The memory access common control circuit 13 receiving the signal 300 generates a RAM control signal data group 200 and transmits it to the RAM element 10.
信号３００を受信したメモリアクセス共通制御回路１３は、ＲＡＭ制御信号・データ群２００を作成してこれをＲＡＭ素子１０へ送信する。 - 特許庁 - To provide a grain processing device capable of easily and quickly confirming control contents of a control program stored in a memory card to prevent the wrong operation.
メモリカードに記憶された制御プログラムの制御内容を容易かつ迅速に確認することができ、これにより、誤操作が防止される穀物処理装置を得る。 - 特許庁 - The control section 7 also calculates a load component of control amount of the carrier drive motor 42, based on a speed error at the time of the last scanning, stored in the memory 8.
また、制御部７は、メモリ８に記憶されている前回走査時の速度誤差に基づいてキャリア駆動モータ４２の制御量の負荷成分を算出する。 - 特許庁 - In normal processing, a processor operation part 100 is controlled by control information outputted from a processor control part 101 and processes data read out from the data cache memory 105.
通常の処理では、プロセッサ演算部１００は、プロセッサ制御部１０１からの制御情報により制御されてデータキャッシュメモリからのデータを処理する。 - 特許庁 - To provide a link setting device of control equipment which can easily perform link setting to the control equipment linked through virtual memory.
仮想メモリを介してリンクされる制御機器に対し、リンク設定を容易に行うことができる制御機器のリンク設定装置を提供することを目的とする。 - 特許庁 - A control circuit controls potentials of the word line and bit line in accordance with input data and writes the data with respect to the memory cell to control the reading and erasing operation.
制御回路は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルに対するデータを書き込み、読み出し及び消去動作を制御する。 - 特許庁 - A release threshold value is previously specified and memorized in a release threshold value memory part 36 as a judgement standard to transfer to flat road control from downhill road control.
降坂路制御から平坦路制御に移行する判断基準として、解除しきい値をあらかじめ定め解除しきい値記憶部３６に記憶する。 - 特許庁 - This microcomputer is provided with a runaway detection control device 12 for monitoring communication between the external processing part formed outside the microcomputer 1 and a memory access control device 11.
マイクロコンピュータ１の外部に設けられている外部処理部とメモリアクセス制御装置１１との通信を監視する暴走検出制御装置１２を備える。 - 特許庁 - To provide a semiconductor memory, in which the high speed timing formation of an inside control signal is attained by allowing the setting of an appropriate timing margin of the inside control signal.
内部制御信号の適正なタイミングマージンが設定でき、高速な内部制御信号のタイミング生成を可能とする半導体記憶装置を提供する。 - 特許庁 - Since time management is required only for final constant current control, software control is simplified and the CPU memory capacity required is reduced.
そのため最終定電流制御においてのみ時間の管理をすれば良く、ソフト制御が簡単になりＣＰＵの記憶容量が少なくて済むことになる。 - 特許庁 - When a communication apparatus 24 receives a request signal from an electronic control device 10, digital data stored in a memory 23 is transmitted to the electronic control device 10.
通信装置２４が電子制御装置１０から要求信号を受信すると、メモリ２３に記憶されたデジタルデータを電子制御装置１０に送信する。 - 特許庁 - Based on a command from a start control part 1E, a setting part 1F reads the starting information stored in the USB memory 3, and sets a communication control part 1A.
設定部１Ｆは、起動制御部１Ｅからの指示により、ＵＳＢメモリ３に記憶されている起動用情報を読込み、通信制御部１Ａを設定する。 - 特許庁 - Moreover, a means for individually specifying an integrated memory and a region of an access point is provided for each display face of a control object by a display control circuit 203.
さらに、表示制御回路２０３による制御対象の表示面毎に、アクセス先の統合メモリ及び領域を個別に指定する手段を有する。 - 特許庁 - If an error occurs at a certain page while reading from an HDD 43, the fact is notified from an HDD control part to 44 a memory control part 45.
ＨＤＤ４３から読み出しを行っている際に、あるページでエラーが発生した場合、ＨＤＤ制御部４４からメモリ制御部４５に通知される。 - 特許庁 - To provide a control device suitable for redriving a pump at an electric reset by using a nonvolatile memory for a storage part of the control device of a fire pump.
消火ポンプの制御装置の記憶部に不揮発性メモリを用いて、復電時にポンプ再運転を行うのに好適な制御装置を提供する。 - 特許庁 - In the apparatus, potential is measured first by using the driving voltage/current stored to memory when potential control of electrifying potential and exposure potential is carried out (first control).
帯電電位および露光電位の電位制御を行う際に、まずはメモリに記憶された駆動電圧／電流を用いて電位を測定する（第１の制御）。 - 特許庁 - When a scan direction control signal indicating the reverse scan is inputted, the timing control section performs sequence change processing by utilizing a line memory 304.
逆スキャンを示すスキャン方向制御信号が入力されると、タイミング・コントロール部は、ライン・メモリ３０４を利用して、順序変更処理を行う。 - 特許庁 - The PCI controller 1 comprises a PCI side control part 11, a burst-access dual port memory 12, an I/O side control part 13 and an address comparison part 14.
ＰＣＩコントローラ１は、ＰＣＩ側制御部１１、バーストアクセス用デュアルポートメモリ１２、Ｉ／Ｏ側制御部１３、及びアドレス比較部１４を備える。 - 特許庁
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