「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 79 80 81 82 83 84 85 86 87 .... 274 275 次へ＞- Next, the updating method changes control of equipment 110 to the new interface control program to communicate with the outside equipment 101, acquires the equipment control program of the new control program, and substitutes to a memory region 115 storing an old interface control program.
次に、機器１１０の制御を新しいインターフェース制御プログラに遷移させて外部機器１０１と通信を行い、新しい制御プログラムの機器制御プログラム部分を取得し、古いインターフェース制御プログラムが格納されているメモリ領域１１５へ上書きを行う。 - 特許庁 - A main control part 11 is a part functioning as a host computer of the on-vehicle control device, so as to perform a lot of controls or processing, such as a drive control of the on-vehicle actuator (an ignition plug or the like), a memory control along with the control, and diagnosis of on-vehicle equipment.
主制御部１１は、この車載制御装置のホスト計算機として機能して、例えば車載アクチュエータ（点火プラグ等）の駆動制御や該制御に伴うメモリ制御、さらには車載機器の故障診断など、多くの制御や処理を実行する部分である。 - 特許庁 - The display data and the parameter for control are sent from the image control part 21 to the second display control mechanism 15 and the second display control mechanism 15 performs control so as to write the display data to a frame memory 19 and display them at a display device 25 according to the parameter.
画像制御部２１から第２の表示制御機構１５へ表示データおよび制御用のパラメータを送り、第２の表示制御機構１５がそのパラメータに従ってフレームメモリ１９に表示データを書き込み、表示装置２５に表示するように制御を行う。 - 特許庁 - The disk unit comprises a pickup, disk motor, actuator control means, feed motor control means, disk motor control means, interface (a), interface (b), recording reproduction control means, host discriminating means, operational control means, external signal input means, data memory means, and external display means.
ピックアップ、ディスクモータ、アクチュエータ制御手段、送りモータ制御手段、ディスクモータ制御手段、インターフェイスa、インターフェイスb、記録再生制御手段、ホスト判別手段、動作制御手段、外部信号入力手段、データメモリ手段、外部表示手段とで構成される。 - 特許庁 - In the electric power control part 10, electric power control, which has contents that it is switched in an electric power control switching part 12 according to the control value outputted from a characteristic memory processing part 9, according to the distinction result of the kind distinction part 8, is performed.
電力制御部１０では、種別判別部８の判別結果に応じて特性記憶処理部９から出力される制御値に応じて電力制御切換部１２にて切り換えられる内容で電力制御を行う。 - 特許庁 - The imaging apparatus includes a zoom control circuit 44 for power-varying a subject image, a focal point control circuit 42 for controlling a focal point, and a memory 30 for storing relative information of the focal point control circuit 42 to an operation the zoom control circuit 44.
被写体像を変倍するズーム制御回路４４と、焦点を制御する焦点制御回路４２と、ズーム制御回路４４の動作に対する焦点制御回路４２の相対情報を記憶するメモリ３０とを備える。 - 特許庁 - A CPU unit 10 accesses the common memories through a common bus 101 and a supervisory control unit 40 performs supervisory control such as in-use/standby control over memory units 20 and 30 through a supervisory control bus 401.
ＣＰＵユニット１０は、共有メモリに対し共通バス１０１を介してアクセスし、監視制御ユニット４０は、各メモリユニット２０、３０に対し監視制御バス４０１を介して現用／予備の切り替え制御などの監視制御を実行する。 - 特許庁 - A semiconductor integrated circuit 4 which can be mounted on an optical disk apparatus includes: a motor control circuit 47, a laser control circuit 46, a pickup position control circuit 45, signal detection circuits 41 and 42, a control unit 43, and a memory 44.
光ディスク装置に搭載可能な半導体集積回路４は、モータ制御回路４７、レーザ制御回路４６、ピックアップ位置制御回路４５、信号検出回路４１、４２、制御ユニット４３、メモリ４４を具備している。 - 特許庁 - In the meantime, a vibration control part 70 reads the control data made to correspond to the image data at a prescribed position on the image from the image memory 52 and performs the control for generating the mechanical vibrations on the basis of the control data.
この一方、振動制御部７０は、画像メモリ５２から、画像上の所定位置における画像データに対応づけられた制御データを読み出し、この制御データに基づき機械的振動を発生させるための制御を行う。 - 特許庁 - A call control and main control part 111 controls a radio part 103, a speech path control part 105 and a memory 113 or the like, and controls a whole terminal based on the received control information or an input signal from a key operation part 117.
呼制御及び主制御部１１１は無線部１０３、通話路制御部１０５、メモリ１１３他の制御を行い、受信した制御情報やキー操作部１１７からの入力信号により端末全体を制御する。 - 特許庁 - Only when an enable signal is activated, a redundancy control circuit 51 disables selection by the normal decoder 28 if the address that is output from the control circuit 24 and the address of a predetermined normal memory cell are matched with each other, and selects at least one redundancy memory cell in the data field and at least one redundancy memory cell in the control field.
冗長制御回路５１は、イネーブル信号が活性化された場合に限り、制御回路２４から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダ２８による選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する。 - 特許庁 - In the cooling mechanism, the air taken in from the front of the memory control unit 1 progresses to the back side of the memory control unit 1, the air which progressed to the back side rises, the rising air rises further while it cools the logic substrate 25 to which the air moreover rises, and the rising air is discharged from the back of the memory control unit 1.
その冷却機構は、記憶制御装置１の正面から取込まれた空気が記憶制御装置１の背面側へと進み、その背面側へと進んだ空気が上昇し、その上昇した空気が立てられた論理基板２５を冷却しつつ更に上昇し、上昇した空気が記憶制御装置１の背面から排出されるようになっている。 - 特許庁 - The Pachinko game machine 1 includes the main control board 20 (main control unit) having ID number data (identification information), a payout control board 21 having an ID number data memory unit 69 (identification information memory unit) to store the ID number data, and a backup power source 71 (auxiliary power source) to supply power to the ID number data memory unit 69 when power is shut off.
パチンコ遊技機１は、ＩＤ番号データ（識別情報）を有するメイン制御基板２０（主制御部）と、ＩＤ番号データを記憶するＩＤ番号データ記憶部６９（識別情報記憶部）を有した払出制御基板２１と、電源遮断時にＩＤ番号データ記憶部６９に電力を供給するバックアップ電源７１（予備電源）とを備える。 - 特許庁 - The control circuit includes a control part 10 controlling to alleviate a light control degree in accordance with a growing accumulated time in reference to a memory recording an accumulated lighting time of the straight-tube fluorescent lamp 5 and the accumulated time recorded in the memory and the reset switch 7 resetting data on the accumulated lighting time of the memory.
前記制御回路は前記直管形蛍光ランプ５についての累積点灯時間を記録するメモリと該メモリに記録されている累積時間を参照して該累積時間が大きくなるに従って調光度を緩和するように制御する制御部１０と前記メモリの累積点灯時間のデータをリセットするリセットスイッチ７を含む。 - 特許庁 - To provide a nonvolatile storage device and a control method therefor which supports memory units of different specifications by generating control signals by identification codes of the memory units themselves, adusting a voltage level of external voltage based on the control signals and the voltage level of the external voltage by a power management unit and adjusting the voltage level to the one required for the memory units.
メモリユニット自体の識別コードで制御信号を発生し、電源管理ユニットが制御信号及び外部電圧の電圧レベルに基づいて外部電圧の電圧レベルを調整し、メモリユニットに必要である電圧レベルに合わせることにより、異なる仕様のメモリユニットを支援できる不揮発性ストレージ装置及びその制御方法の提供。 - 特許庁 - In a control device for a camera in which a plurality of memories of different performances (flash memory, mask ROM) are included and a different camera control program is written in each memory, if control programs stored in the multiple memories are switched over, a guarantee operation (#6) is carried out to follow the operating condition of the memory to which the data are transferred.
特性の異なる複数のメモリ（フラッシュメモリ、マスクＲＯＭ）を持ち、各々のメモリには異なるカメラ制御用プログラムが書き込まれているカメラ用制御装置において、前記複数のメモリに格納されている制御用プログラムを切り換える際に、前記メモリ間の移行前に、移行先のメモリの動作条件に合わせる保証動作（＃６）を行う。 - 特許庁 - The control device includes: a sector protection setting control part 90 which sets a sector protection area for storing data to be written in a memory array area 120 composed of a plurality of sector areas; and a memory sector control part 110 which analyzes sector protection information applied from a register array 100 and controls a corresponding sector in the memory array area.
複数のセクター領域で構成されているメモリアレイ領域１２０に書き込まれるデータを保存するためのセクター保護領域を設けるセクター保護設定制御部９０を備え、レジスタアレイ１００から印加されるセクター保護情報を解析し、メモリアレイ領域の該当セクターを制御するメモリセクター制御部１１０を備える。 - 特許庁 - The memory control circuit operates a plurality of memory mats in byte access control, and merges data read from a page selected in one memory map with write byte data in data rewriting, and writes the merged data in a corresponding page selected in the other memory mat, and reads data from the page rewritten the most recently which is a valid page among selected pages in each of the plurality of memory mats in data reading.
メモリ制御回路はバイトアクセス制御において複数のメモリマットを動作させ、データ書き換えでは一のメモリマットの中で選択されたページから読出したデータを書込みバイトデータでマージし、マージしたデータを他のメモリマットの中で選択された対応ページに書き込み、読出しでは複数のメモリマットの各々で選択されたページのうち有効なページであって最も最近書換えられたページから読出しを行う。 - 特許庁 - In the image processing device provided with an image memory access control section 221 that writes/read image data to/from a memory module 222 and with an image processor 204 that applies image processing such as edit processing to the image data, the image memory access control section 221 is provided at least with one memory image processing section that applies prescribed image processing to the image data stored in the memory module 222.
メモリー・モジュール２２２に対する画像データの書込み／読み出しをおこなう画像メモリー・アクセス制御部２２１と、画像データに対し加工編集などの画像処理を施す画像処理プロセッサー２０４とを備えた画像処理装置において、画像メモリー・アクセス制御部２２１にはメモリー・モジュール２２２に格納する画像データに対して所定の画像処理をおこなう少なくとも一つのメモリー画像処理部を備える。 - 特許庁 - A control part 14 incorporates a memory, and a specific ID for card identification is held in this memory, and merchandise information (for example, merchandise price) related with merchandise to which the IC card 10 is attached is written in this memory.
制御部１４は、メモリを内蔵しており、このメモリ内には、カード識別用の固有のＩＤが保持されており、また当該ＩＣカード１０が添付される商品に関する商品情報（例えば商品価格）が書込まれている。 - 特許庁 - An I/O memory control circuit 4 recognizes an I/O cycle or not, based on a signal from a CPU 1, and at the time of recognizing the I/O memory, generates three write timing in an I/O log storing memory 7 during the I/O cycle.
Ｉ／Ｏ・メモリ制御回路４はＣＰＵ１からの信号を基にＩ／Ｏサイクルか否かを認識し、Ｉ／Ｏサイクルであることを認識するとそのサイクル中にＩ／Ｏログ格納メモリ７に対して３回の書込みタイミングを生成する。 - 特許庁 - Then, when a key 15 is pressed to reproduce the music from its head, the starting position of continuous data to be written in a second memory 10 is decided according to the recording type information, and written in the second memory 10 via the memory control means 11.
そして、キー１５が押されて楽曲の先頭から再生する際に、第２のメモリ１０へ書き込む続きのデータの開始位置を記録形態情報に応じて決定し、メモリ制御手段１１を介して第２のメモリ１０へ書き込む。 - 特許庁 - To provide a semiconductor memory control device rewriting a flash memory itself while executing a regular program read from a flash memory by a CPU and dispensing with a RAM temporarily storing a rewriting program.
ＣＰＵがフラッシュメモリから読み出される通常のプログラムを実行中にフラッシュメモリ自身を書き換えることができ、かつ書き換えプログラムを一時的に格納するＲＡＭを不要とする半導体メモリ制御装置を提供する。 - 特許庁 - The ferroelectric memory device includes the memory cells, plate lines connected to ends of the memory cells, and a plate line control circuit for supplying a first or second voltage to the plate lines or bringing the plate lines into high impedance.
メモリセルと、メモリセルの一端に接続されたプレート線と、プレート線に第１の電圧または第２の電圧を供給するか、プレート線をハイインピーダンスにするプレート線制御回路とを備えたことを特徴とする強誘電体メモリ装置。 - 特許庁 - The semiconductor memory has a burst read-out function for outputting successively data stored in continuous memory regions of a memory cell array provided in synchronization with an input clock and is provided with a cycle count part 51 and a cycle control part 52.
半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。 - 特許庁 - When the clock circuit 32 points the time preserved in the memory 31, a message preserved in the memory 31 is transmitted to an address, which is indicated by data preserved in the memory 31, through the modem 33 by the control circuit 21.
この制御回路２１により、時計回路３２がメモリ３１に保存されている時刻になったとき、メモリ３１に保存されているメッセージを、モデム３３を通じて、メモリ３１に保存されているデータの示すアドレスに向けて送信する。 - 特許庁 - When the number of second addresses stored in a dirty table memory 30 exceeds a prescribed number by write requests, that is, when the dirty table memory 30 overflows, a dirty table control circuit 31 stores the effect that the dirty table memory 30 overflows in an overflow bit.
ダーティテーブル制御回路３１は、ライトリクエストによりダーティテーブルメモリ３０に記憶された第２アドレスの数が所定数を超えた場合すなわちダーティテーブルメモリ３０が溢れた場合には、オーバーフロービットにその旨を記憶する。 - 特許庁 - Also, in a microcomputer provided with a processor controlling access for the semiconductor memory device and the nonvolatile memory, the processor is provided with a control means for controlling access for the nonvolatile memory, based on the detected signal.
また、当該半導体記憶装置と前記不揮発性メモリへのアクセスを制御するプロセッサとを備えたマイクロコンピュータにおいて、前記プロセッサは、前記検出信号に基づいて不揮発性メモリへのアクセスを制御する制御手段を備える。 - 特許庁 - The memory control circuit 1 obtaining information on the issuing source issuing the memory read request next from a bus mediation circuit 4 generates the look-ahead address from the address counter corresponding to the issuing source and executes the memory read access of a look-ahead operation.
バス調停回路４より次にメモリリードを発行する発行元の情報を入手したメモリ制御回路１は、発行元と対応するアドレスカウンタから先読みアドレスを生成して先読み動作のメモリリードアクセスを実行する。 - 特許庁 - A memory control unit 3A controls the timing of reading the brightness data and color difference data from the buffer memory according to the number of lines of the brightness data and color difference data stored in the buffer memory and the number of lines processed by the LOT sections 4A and 5A during a predetermined period.
メモリ制御部３Ａは、バッファメモリに記憶された輝度データ、色差データのライン数と、所定期間にＬＯＴ部４Ａ、５Ａで処理されるライン数とに応じて、バッファメモリから輝度データ、色差データを読み出すタイミングを制御する。 - 特許庁 - Each of the first and second memory chips includes an access signal generation block which generates a main access signal for driving access to the main memory and a buffer access signal for driving access to the buffer memory in response to the address and the control signal.
第１及び第２メモリチップのそれぞれは、アドレス及び制御信号に応答して、メインメモリのアクセスを駆動するメインアクセス信号及びバッファメモリのアクセスを駆動するバッファアクセス信号を発生するアクセス信号発生ブロックを含む。 - 特許庁 - The logo display device is equipped with a memory 13 which can store image data of a plurality of logos, a logo display means 2 capable of displaying the image data stored in the memory 13, and a control means 11 of controlling the memory 13 and logo display means 2.
複数のロゴの画像データを記憶可能なメモリ１３と、メモリ１３に記憶された画像データを表示可能なロゴ表示手段２と、メモリ１３及びロゴ表示手段２を制御する制御手段１１を備えるロゴ表示装置。 - 特許庁 - In this case, when there is an access to data except for those already stored in the cache memory among the data in the cache control unit, the data except for those already stored in the cache memory is loaded in the cache memory.
この後、このキャッシュ管理単位内のデータで、すでにキャッシュメモリ内に格納されているデータ以外のデータにアクセスがあったとき、このキャッシュ管理単位内のキャッシュメモリ内に格納されているデータ以外のデータをキャッシュメモリにロードする。 - 特許庁 - The second control means attempts to read the second memory region of the wireless tag without designating any password through the radio communication means and, if the second memory region cannot be read, attempts to read the second memory region of the same tag while designating the password in the storage means.
第２制御手段は無線通信手段によりパスワードを指定せずに無線タグの第２メモリ領域の読取りを試行し、読取れないなら記憶手段のパスワードを指定して同タグの第２メモリ領域の読取りを試行する。 - 特許庁 - A control part of a cell-phone, for instance, when still image content has been stored in the memory, retrieves still image content related to the still image content stored in the memory this time from among still image contents stored in the memory in the past.
携帯電話機の制御部は、例えば静止画像コンテンツをメモリに保存した場合、過去にメモリに保存した静止画像コンテンツの中から、今回、メモリに保存した静止画像コンテンツに関連する静止画像コンテンツを検索する。 - 特許庁 - To determine power supply short break which is generated during writing data to a nonvolatile memory by discriminating it from the abnormality of the storage function itself of the nonvolatile memory or the abnormality of the read function itself concerning a memory control device.
本発明は、メモリ制御装置に関し、不揮発性メモリへのデータ書き込み中に生じる電源瞬断を、不揮発性メモリの記憶機能自体の異常や読み出し機能自体の異常と区別して判定することにある。 - 特許庁 - Operating the memory card read/write control program 9 reads the data having already been written through the memory card I/F 7 from the memory card 6 and an operating a title extract processing program 10 extracts a title name from the data.
メモリーカード読み書き制御プログラム９の働きによりメモリーカード６よりメモリーカードＩ／Ｆ７を通して既に書き込まれているデータを読み出し、タイトル抽出処理プログラム１０の働きによりデータからタイトル名を抽出する。 - 特許庁 - A control signal generating circuit 23 sequentially selects the memory array of one side at the time of verify operation in a test mode and at the time of transfer of the write target values, and selects both memory arrays when applying a pulse to the memory cells in the test mode.
制御信号生成回路２３は、テストモードでのベリファイ動作時および書込み目標値の転送時に、片方のメモリアレイを順番に選択し、テストモードでのメモリセルへのパルス印加時に、両方のメモリアレイを選択する。 - 特許庁 - The write-in control circuit 2106 so controls impression of a write-in pulse that amount of charges held by one out of the first memory function body and the second memory function body of the memory element becomes amount corresponding to value of data of many bits.
書き込み制御回路２１０６は、メモリ素子の第１のメモリ機能体及び第２のメモリ機能体の一方によって保持される電荷の量が多ビットのデータの値に対応する量となるように、書き込みパルスの印加を制御する。 - 特許庁 - An image memory control part transfers compressed data of (N+1)th page from a storage part to an image memory before the processing of N-th page is finished (image memory clearance) when it is determined that determination processing satisfies a relation of (M-S1)/2≥S2.
画像メモリ制御部は、判定処理で（Ｍ−Ｓ１）／２≧Ｓ２の関係を満たすと判定した場合、Ｎ頁目の処理が終了（画像メモリクリア）する前に、Ｎ＋１頁目の圧縮データを記憶部から画像メモリへ転送する。 - 特許庁 - Then, a debugging control part 2 sets up an inner block grasped by the memory I/F part 1 and accessing the external memory 8 at the time of the occurrence of a trouble and the address area of the inner block from the memory I/F part 1 in the register 4 based on the instruction.
すると、デバッグ制御部２は、この命令により、メモリＩ／Ｆ部１からメモリＩ／Ｆ部１が把握している、不具合発生時に外部メモリ８をアクセスしている内部ブロックと、そのアドレス領域とをレジスタ４に設定する。 - 特許庁 - The selection signal S2 is entered into the corresponding memory terminal of the memory chip CC2 via the switching circuit 27, whereby the memory chip CC2 is activated to enable the entering/outputting of control signals 21 to 25.
選択信号Ｓ２が切替回路２７を介してメモリチップＣＣ２における対応した所定のメモリ端子に入力されることで、メモリチップＣＣ２が活性化され制御用信号２１乃至２５を入出力可能な状態にされる。 - 特許庁 - The nonvolatile semiconductor memory comprises a plurality of memory cells 100, each having two MONOS memory cells being controlled by a word gate and control gate 106A and 106B, arranged in first direction and second direction B.
不揮発性半導体記憶装置はワードゲートとコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセルを有するメモリセル１００を、第１の方向，第２の方向Ｂにそれぞれ複数配列して構成される。 - 特許庁 - When there is an access from the bus 3 to a predetermined virtual address space, a virtual memory space control part 13 makes corresponding access to FIFO memories 11, 12 that operate at higher speed than the memory 4 and that have a smaller volume than the memory 4.
仮想メモリ空間制御部１３は、バス３側から予め定めた仮想アドレス空間に対するアクセスがあると、これに対応するアクセスをメモリ４より高速かつ小容量のＦＩＦＯメモリ１１、１２に対して行なう。 - 特許庁 - To provide an ECC control circuit capable of improving the reliability of a nonvolatile memory without causing an ECC error report when reading from the erase area of the nonvolatile memory, and to provide a memory system using it.
本発明は、不揮発性メモリの消去領域からの読み出し時にＥＣＣエラー報告を起こさずに、不揮発性メモリの信頼性を向上させ得るＥＣＣ制御回路及びそれを用いたメモリシステムを提供することを目的とする。 - 特許庁 - When a USB memory 10 is set to a host USB port 8a and backup processing is set up by a control panel 4, the data in a hard disk drive 25 are memorized in the USB memory 10 based on a program in the USB memory 10.
ホストＵＳＢポート８ａにＵＳＢメモリ１０がセットされ、かつコントロールパネル４でバックアップ処理が設定されると、ＵＳＢメモリ１０内のプログラムに基づき、ハードディスクドライブ２５内のデータがＵＳＢメモリ１０に記憶される。 - 特許庁 - Next, when the power supply from the main power source is resumed, the memory control means transfers the controlling data to the RAM from the second memory block 70 to execute 'data restoration processing', and erases the data of the first memory block 60.
次に主電源からの電力供給が再開されたときに、メモリ制御手段は、第２メモリブロック７０からＲＡＭに制御用データを転送して「データ復旧処理」を実行すると共に、第１メモリブロック６０のデータを消去する。 - 特許庁 - When a memory access is made, a F/F163 is set by a one shot pulse from an OS circuit 161, a memory access request is inputted into a memory access pulse generating circuit 171 through a NOR gate 167 and a latch control signal LC and an enable signal REN are outputted.
メモリアクセスがあるとＯＳ回路161からのワンショットパルスによりF/F163がセットされ、NORゲート167を介してメモリアクセス要求がメモリアクセス用パルス発生回路171に入力され、ラッチコントロール信号LCとイネーブル信号RENが出力される。 - 特許庁 - A multi-way set associative cache memory 6 is provided with lockdown control circuits 26 and 48 for controlling portions of the cache memory to store data which is locked within the cache memory 6 (i.e. not subjected to eviction).
マルチウェイ群連想方式キャッシュ・メモリ６には、キャッシュ・メモリ６内にロックされている（すなわち、追い立てを受けない）データを記憶するよう当該キャッシュ・メモリの部分を制御するためのロックダウン制御回路２６、４８が設けられる。 - 特許庁 - A USB memory 3 stores a function for processing a document and a registration destination of the document as functional information, and a reading section 203 of an external memory control unit 20 reads the functional information from the USB memory 3 which is mounted.
ＵＳＢメモリ３には、ドキュメントを処理するための機能とドキュメントの登録先とが機能情報として記憶されており、外部メモリ制御部２０の読出部２０３は装着されたＵＳＢメモリ３から機能情報を読出す。 - 特許庁
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